DDR 技术和HSTL 电平标准是近年来出现的高速数据传输技术，结合实际课题探讨应用了这两种技术的DDR SRAM器件的具体使用
2011-06-03 16:30
本文档的主要内容详细介绍的是Xilinx FPGA IO的GTLP和HSTL电平标准的详细说明。
2021-01-06 17:13
This 14-bit to 28-bit D-type latch is designed for 3.15-V to 3.45-V VCC operation. HSTL levels
2010-08-19 15:15
accept HSTL levels and the Q outputs provide LVTTL levels. The SN74HSTL16918 is particularly suitable for driving an address
2010-08-19 15:17
accept HSTL levels and the Q outputs provide LVTTL levels. The SN74HSTL16919 is particularly suitable for driving an address
2010-08-19 15:21
） HSTL（JESD8-6） LVTTL和LVCMOS结构通常是简单的push-pull。最简单的例子就是CMOS反向器，需要满足的唯一参数是VIL/V...
2021-11-10 12:50
AD9523-1：低抖动时钟发生器，14路LVPECL/LVDS/HSTL输出或29路LVCMOS输出 数据手册
2021-03-21 14:28
AD9528：具有14个LVDS/HSTL输出的JESD204B时钟发生器数据表
2021-05-13 08:29
DC450A：用于DDR/QDR存储器端接的LTC3717宽工作范围、无RSENSE降压控制器演示板。
2021-05-31 08:10
本篇主要介绍常用的单端逻辑电平，包括TTL、CMOS、SSTL、HSTL、POD12等。
2021-01-06 17:40
