如何进行主频/PLL/PFD和总线时钟的设置?
2022-01-21 06:05
当我使用ADRF6850时，发现IQ输出信号中包含有如图所示的毛刺。 经验证，这些毛刺之间的频率间隔正好是PFD的频率。 当我通过程序改变PFD的频率时，这些毛刺的间隔也会相应的变化。 我想请教专家，如何消除这些毛刺？谢谢。
2018-09-18 11:23
`汽车cd上主控用的R5F64178PFD，在data flash保存着车架号，怎么在不拆下来mcu的情况下修改下呢，或者把data flash清空也行。`
2015-12-26 12:19
请教各位大虾：小弟刚开始学习pll设计不久 请问对于输入频率130MHz左右 应该选择哪种结构的PFD比较好？TSPC的吗？谢谢了
2021-06-24 07:09
，fraction = 24，因此，USB1 PFD0 时钟 = (480MHz * 18) / 24 = 360MHzCLOCK_InitUsb1Pfd(kCLOCK_Pfd0, 24
2023-03-27 07:25
500 MHz。对于 400 MHZ，必须使用 PLL3_PFD3 或 PLL2_PFD3。当调试器启动时我可以让它运行，但它不会再启动了。
2023-03-16 08:41
整数边界杂散不受欢迎的原因有哪些？如何改变PFD频率？怎样将ADIsimFrequencyPlanner应用到宽带VCO里？
2021-04-12 06:28
-70dBc/Hz，但8M的那个在10kHz处很好，有-90dBc/Hz，关键是没有异常突起的。 请教为什么ADF4350在PFD为有小数点的频率时会有这个情况？ps：附图里8M的图上有50k的杂散
2019-03-12 09:18
在使用ADF4351时，看到环路滤波器的带宽越小，相位噪声越小，但稳定时间越长。我想知道稳定时间与带宽的之间为什么会有这样的关系，具体的原理是什么，另外推荐的带宽为什么是PFD频率的1/10到1/20之间？谢谢
2018-12-13 11:34
置， 3 pfd reset 与pll lock关系 4io reset ，master Reset对dds的影响，最好能给出在drg模式下，所有相关信号的时序逻辑图 5 如果用drg模式产生三角线性调频
2023-12-07 08:04
