请问LVPECL终端的设计考虑因素有哪些？
2021-04-13 06:00
如何将Virtex 5 LVPECL_25连接到另一个设备的3.3v lvpecl？谢谢！
2020-06-12 09:07
LVPECL(低压正射极耦合逻辑)是一种输入输出(I/O)技术，从半导体工艺无法集成高性能P 型设备与高性能N 型设备起就已出现。因此，在随后的HCSL 和LVDS等高速接口中，需要外部无源器件来
2019-07-08 07:05
我正在哀悼7系列设备上LVPECL支持的消亡。我有一个需要360MHz LVPECL输入时钟的DAC。 Kintex LVDS（247mV，min）不具备LVPECL（500mV，min）所需的差分
2020-07-19 14:43
使用Lvpecl电平能够驱动AD9739A的时钟端么？如果可以，能否提供相关的端接电路，并且提供IBIS模型？
2019-01-09 11:22
使用Lvpecl电平能够驱动AD9739A的时钟端么？如果可以，能否提供相关的端接电路，并且提供IBIS模型？
2023-12-14 06:34
请问一下如果ad9680的clk和sysref信号采用lvpecl格式输入，交流耦合的话前端网络如何设计。查看官方文档发现只介绍了cml和lvds的交流耦合模式，并没有提到lvpecl的交流耦合问题，希望版主或者设计过的大能给解决解决！！
2023-12-06 06:31
请问LTC5586的本振端口能否直接对接LVPECL信号？或者是否有其他方法进行匹配
2018-08-08 09:16
本人遇到一个问题如下芯片的pcie的参考时钟要求hcsl或者lvpecl电平，芯片内部存在onchip AC耦合电容在时钟发出端，p&N分别下拉150ohm至gnd之后 ，33ohm匹配
2017-03-05 23:58
各位专家好：近期在用AD9680做设计，资料中有提及时钟输入两种耦合方式：差分CML或者差分LVDS，现请问如果时钟为差分LVPECL的话，交流耦合如何接入呢，外部器件参数如何选择，盼复为谢！！！
2023-12-01 15:25
