LVPECL到LVPECL的连接，分为直流耦合和交流耦合两种形式。
2023-08-28 15:32
前一篇文案介绍了LVDS，本篇介绍LVPECL(Low Voltage Positive Emitter Coupled Logi) 低压正射极耦合逻辑, 源自发射极耦合逻辑（ECL），采用正电源。
2023-04-20 11:37
LVPECL电平是常用的一种逻辑电平，大部分资料对该电平的描述为：由ECL电平发展而来，但是对其逻辑电平门限的确定、为什么要加一个偏置电平以及LVPECL电平与ECL电平在电路结构上的差异鲜有论述。因此，对在学习该电平中遇到的困惑整理如下。
2023-09-21 17:04
LVPECL（低压正射极耦合逻辑）是一种输入输出（I/O）技术，从半导体工艺无法集成高性能P 型设备与高性能N 型设备起就已出现。因此，在随后的HCSL 和LVDS等高速接口中，需要外部无源器件来完成由P 型设备完成的任务。
2018-05-28 10:44
MAX9376 LVDS/任意逻辑至LVPECL/LVDS、双路电平转换器 概述 The MAX9376 is a fully differential
2009-12-19 12:11
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。 下面详细介绍第二部分：不同逻辑电平之间的互连。 1、LVPECL的互连 1.1、LVPECL到CML的连接 一般情况下
2020-12-20 11:49
双输出LVPECL晶体振荡器（Maxim） Maxim推出双输出LVPECL晶体振荡器DS4625，设计用于要求苛刻的通信系统。该器件产生两路100MHz至625MHz范围的高频输出，允许设计人员使用单
2009-11-02 08:57
本文采用CPLD和LCPECL门电路器件来设计可调窄脉冲发生器。本方案包括LVPECL窄脉冲产生电路和CPLD控制电路两部分，利用CPLD提供10 MHz的激励信号和对延时芯片进行写延时控制字来产生所需
2012-12-13 14:51
几年前FPGA时钟只需要连接一个单端输入的晶振，非常容易。现在不同了，差分时钟输入，差分信号又分为LVDS和LVPECL，时钟芯片输出后还要经过直流或交流耦合才能接入FPGA，有点晕了，今天仔细研究一下。
2023-08-21 11:28
