LOCK_PINS 是 Xilinx Vivado 做物理约束的属性之一。用来将LUT的逻辑输入（I0,，I1，I2...）绑定到其物理输入pin上（A6，A5，A4...）。
2023-01-11 10:52
要用到，CLOCK_DEDICATED_ROUTE偶尔能够应应急。而这里要介绍的LOCK_PINS，笔者至今没有碰过，估计大家在实践中恐怕也很难有机会或必要用上它。但谁知道呢？存在即是合理，相信
2022-11-28 15:24
Include Unassigned Pins：含义是扇出的时候，将没有网络的管脚也进行扇出，一般不用勾选，空网络的管脚不用进行扇出
2020-05-01 11:28
设计者可以在【Clock Regions】窗口、【I/O Ports】窗口或者【Package Pins】窗口选择一个或多个对象，或者单击按钮取消所有选择，再运行【Tools】→【Clear Placement Constraints】命令
2017-02-11 06:56
当前版本引入了查看可用替代引脚名称的功能。在Pins选项卡Properties面板Component模式下，使用栅格顶部的Show Full/Show Short链接来显示或隐藏所列所有引脚的替代引脚名称。
2022-10-21 10:55
最大化【Package Pins】，如图10-45 所示， 和按钮配合，完成对器件引脚的排序，如图中我们将所有VREF 引脚排在一起，选中所有VREF 引脚，右键功能选择【Set Prohibit】，禁止所有VREF 引脚的分配。
2017-02-11 07:51
点其左边的方格，点选circular pads，pins，vias，T connections./OK/GLOSS即可。
2018-04-17 15:04
，如果在SDRAM上添加帧或者数据缓冲区，速度会很慢。MCU上还可用的接口是使用HyperRam。在MIMXRT1064CVL5B的参考手册中，FlexSPI 模块支持HyperBus 器件(HyperFlash / HyperRAM)。可以使用 I.MX Pins配置工具进行管脚和时钟配置。
2022-11-08 09:39
的场景是：时序约束放在一个文件里，物理约束放在一个文件里。如下图所示。图中wave_gen_timing.xdc中写的是时序约束，wave_gen_pins.xdc中写的是管脚分配。如果有ILA，可将
2022-12-08 13:48
