在GICv2架构中，GIC与core之间，是直接通过irq，fiq管脚，传递中断信号。但是在GICv3架构中，GIC通过gic stream接口向cpu interface传递中断信息，然后由cpu
2022-04-08 10:10
] GICv3: GIC: Using split EOI/Deactivate mode[ 2.190398] GICv3: 320 SPIs implemented[ 2.194597] GICv3: 0
2022-10-24 10:55
gicv3中，引入了支持2种安全状态（secure state），也就是对于中断，根据secure状态，分为安全中断和非安全中断。当然也可以只支持一种安全状态。这里的2种安全状态和1种安全状态，主要
2022-04-08 10:07
？如果没屏蔽，在哪里处理？目前在Armv7-A的架构中，FIQ当安全中断，在Armv8-A和GICv3架构中FIQ不表示安全中断，表示来了中断，当前EL可能处理不了，需要换个地方处理。GIC是如何支持
2022-05-27 17:01
:~# root@localhost:~# cat /proc/中断 | grep jr 85：3 0 0 0 GICv2 103 级别 1710000.jr 86：0 0 0 0 GICv
2023-04-25 09:51
在gicv3中，引入了一种新的中断类型。message based interrupts，消息中断。一、消息中断外设，不在通过专用中断线，向gic发送中断，而是写gic的寄存器，来发送中断。这样的一
2022-04-07 10:50
标准版RTthread，GIC初始化时默认各中断使用group0，参考GICV2以及GIC400文档，如果GIC实现了secure扩展，group0是用来处理secure中断的，那么只有在处理器处于secure模式时才可以访问么？
2022-05-10 09:45
GICv3架构中，对中断进行了分组。分成了以下三个组：◾group0，用于EL3处理的中断◾secure group1：用于secure EL1处理的中断◾non-secure group1：用于
2022-04-08 10:00
，Aff3.Aff2.Aff1为0.0.0，TargetList为0xf，RS为0，就表示，软中断发送给属性层次为0.0.0.[0-3]的cpu。GICv3对软中断的中断号，进行了规定，只能是0-15。一、cpu
2022-04-08 10:04
interface上电。这个也比较复杂，这里不解析。四、总结gicv3中，IRI与cpu interface之间，是通过包，来传输信息。传输的接口协议，使用AXI-stream。通过包的各种组合，来实现gic的中断操作与中断管理。之后，会介绍gicv3中，引入的
2022-04-07 10:42
