当前DTRU产品中使用了DAC3482，故障率达到12%，从FPGA侧IQ数据到达DAC3482，从3482出口处测量到的信号，发现近端存在杂散。具体见下图所示。 另外做了如下实验: 1、将
2024-12-16 06:23
我现在正在使用DAC3482芯片，想请教一下其内部的FIFO作用是什么？ FIFO读写指针分别由DATACLK和DACCLK（或其分频）来驱动，用于“缓冲”的作用，我有两种理解： 1.只能缓冲读写
2024-12-23 07:06
DAC3482输出正弦波形出现如下失真和抖动情况： 使用pattern检查了输入没有发现某位有错误，并且FIFO没有冲突，请问这会不会是由于DAC的采样时钟的抖动或不稳定造成的呢？
2025-01-08 08:32
最近在使用DAC3482芯片，使用AD9517提供DACCLK P/N（30M），然后使用3482内部PLL产生480M的DACCLK，相关分频器M=16，N=1，OSTR=30M；另外
2024-12-23 06:02
最近在使用贵公司EVM DAC3482时之前都好好的 都是使用DAC348x-GUI进行配置参数，但是昨天突然出现无法进行配置情况，板子连上电脑后所用默认参数归零，无法Load Regs 也无
2025-01-03 06:24
dac3482寄存器报警始终提示dataclk没有，但是我可以确定dataclk已经可以用示波器在管脚上检测到信号！！求助各位大神，给出解决方案和问题原因！！谢谢！！
2025-01-22 06:15
dac3482寄存器报警始终提示dataclk没有，但是我可以确定dataclk已经可以用示波器在管脚上检测到信号！！求助各位大神，给出解决方案和问题原因！！谢谢！！
2025-01-21 09:40
在DAC3482中，采用片内混频器实现上变频功能需要保证两路输入信号的正交性么？现在想用DAC3482将两路不相关的基带信号转换成中频信号输出，能否实现？请详细说明一下信号处理过程
2025-02-13 06:28
下图是DAC3482 datasheet中关于其应用的一段内容，它举例说如果DAC总的信号输出带宽是100Mhz，I,Q各50M,滤波器的可用带宽是输入带宽的40%，那么最小数据输入速率
2024-12-20 06:55
下图是DAC3482中描述FIFO模块的附图，想问下这里在字输入模式下，FIFO的输出时钟速率为什么是DACCLK/2/插值因子？
2024-12-20 16:31
