你好Xilinx收发器使用CML IOSTANDARD。在xilinx 7系列示例设计中，有固定的GTREFCLK位置，但其他引脚未配置（txdata / rxdata）在下面的I / O表中，txdata和rxdata引脚未配置CML I / O标准。我如何配置
2020-08-13 10:10
比较器ADCMP606是CML差分电平输出，这里我只想用到CML的正极作为输出，负极接地，请问这样做是否可行？
2023-11-23 08:05
你好，我公司产品上用的AD9233，发现有些产品上的AD9233 CML引脚输出的电压不太一样，大概在电压范围在0.93V 到0.96V之间；（AVDD是1.8V的）我看到AD9233的手册上说
2023-12-07 06:46
比较器ADCMP606是CML差分电平输出，这里我只想用到CML的正极作为输出，负极接地，请问这样做是否可行？
2018-10-19 09:26
海，我们为我们的项目采购了Kintex 7（XCKU115-1FLVA1517I）。在那里，我需要模拟从FPGA到连接器的PCIe（5 Gbps）线路的SI分析，因为使用了CML逻辑，但在IBIS
2020-04-13 09:58
为什么ADCMP580的输出CML电平采用负电平，一般CML电平均使用VCC=3.3V等正电平，使用负电平有什么优势？
2023-12-19 06:34
从这个芯片的产品介绍上看是可以接受CML的差分信号的， 但具体的datasheet里面没有提及CML的输入。 想请TI的工程师确认下这个芯片是否可以接受CML。
2025-01-13 07:13
对传统的CML动态比较器的MC仿真总结是什么？如何对动态比较器失调进行仿真测试？
2021-06-22 08:03
小弟最近在研究2^15-1 PRBS的电路，最后输出的BUFFER必须阻抗匹配所以阻抗值要为50欧姆，可是这样的话输出振幅会降低，我是使用CML模式的，采用TSMC 0.18u工艺，如果要让
2015-04-10 00:03
HMC875的输出为CML，请问怎么跟FPGA连接？
2018-12-29 10:09
