我正在使用vertex fpga来实现我的设计。我可以写一个约束文件来为我的设计选择特定的CLB / CLB。谢谢以上来自于谷歌翻译以下为原文i am using vertex fpga
2019-07-18 07:51
嗨，我试图找到一种方法来限制PAR不通过或切换CLB框。您可以通过使用约束CONFIG PROHIBIT来阻止PAR将任何逻辑放到CLB上。基本上它会使CLB中的切片“空”......但PAR
2018-10-08 11:13
CLB和IOB是边界单元吗？最好的祝福，迈克尔
2020-04-14 09:37
LUTRAM？如果不是，当CLB配置为SRL或LUTRAM时，SRL或LUTRAM在Virtex-5中使用的是什么帧号？我想在回读CLB时跳过SRL帧或LUTRAM帧，所以我必须知道SRL帧或LUTRAM帧的地址。提前致谢。handoujack
2020-06-16 16:36
嘿，为了在Zynq设备上对一种算法的不同实现进行简单比较，我想为每种实现的资源使用创建一个指示符，例如CLB的使用。因此，获得基本元素CLB，DSP48E1和BRAM36K的面积指标会很好。在
2020-07-25 11:04
打扰一下。在paritial重新配置用户指南中，它提到部分重新配置元素可以是lut或reg。我可以问一下xilinx系列中部分重配置的最小粒度是多少？ （PR的最小粒度是否只能是一个BLE，CLB？或者它至少包含几个clb，或者至少应该是一个整列？）谢谢您的回复。
2020-06-17 11:34
在公司实习，大哥让我学习一下用CLB模块设计出一个脉冲倍频器，原话是：在伺服电机控制中转一圈输出10000AB相正交脉冲，则四分之一圈输出2500个脉冲，假设时间片62.5us一拍，要求一拍100个
2021-03-08 08:56
我想知道“逻辑单元”的意思..我知道“Block RAM”，“分布式RAM”“CLB”......以及ETC ..但是，我不知道“Logic Cell”..请让我知道..谢谢！
2019-11-08 16:38
UG615说：“LUT5，LUT5_L和LUT5_D的功能相同...... LUT5_L指定来自LUT5的唯一连接在切片或CLB内”。我在搞清楚LUT5_L的用例时遇到了一些困难。它似乎具有
2018-10-17 14:26
：错误数量：0警告数量：3 CLB数量：324个中的124个38 ％CLB触发器：81 4输入LUT：203（3用作路由）3输入LUT：68（13用作路由）绑定的IOB数量：144个中的62个43
2020-05-27 13:16
