CDCE913-Q1是否同CDCE813-Q1一样具有抖动消除能力？感谢
2024-11-11 09:51
您好，系统设计，每个DAC5681使用1片FPGA+cdce62005管理，4路同步输出时，是使用DAC5681的SYNC控制好一些，还是使用CDCE62005的SYNC信号控制DACCLK更好一些。
2024-11-20 07:51
您好在使用CDCE6214时发现无法正常使用I2C总线写入cdce6214内的EEPROM，以上为我的电路连接图，请问在使用I2C写入时 是否只需要对SCL SDA进行操作,(GPIO1 GPIO4 PDN需要进行什么处理吗)。
2024-11-08 06:26
TI专家好， 有个问题，6670开发板的时钟拓扑如下， 但是在我的设计中，我把CDCE62005删除了，用GEN2去产生一个83.3MHz给6670的DDR3 controller时钟输入
2018-06-19 04:54
CDCE62005作为PLL需要外部输入时钟多少MHz?CDCE62005能否同时为AD提供时钟，能驱动的AD芯片有哪些？要求双通道，谢谢解答！~
2025-01-10 08:37
大家好， 我现在在做一块C6678板卡，用到了CDCE62005给C6678提供时钟。 现在CDCE62005第1、2、3通道都有时钟了，而且是我想要的，CDCE62005的PLL Lock引脚
2018-06-21 09:58
CDCE62005是否可以同时产生1.25GHz、62.5MHz、33MHz（或者33.333MHz）？
2024-11-11 10:50
最近在用CDCE72010这款芯片，晶振频率是491.52MHz,是不是意味着它的输出时钟必须是晶振频率的分频或者倍频呢？按照手册配置芯片的寄存器，计算的结果应该是需要的时钟频率，但是实验测得的却还是491.52MHz的分频倍数，求问这是怎么回事呢？是不是不能配置成其他的时钟频率？求大神指教！
2016-04-16 18:15
你好，目前我正在使用带有ML605板和FMC150卡的Virtex 6 DSP开发套件。在FMC150卡上有DA转换器DAC3283和TI的频率合成器CDCE72010。在DAC中有一个FIFO
2019-08-30 07:55
我按照ClockPro导出的参数后，配置到CDCE949寄存器后，对应的输出脚无时钟输出，测量所有引脚都无输出，测量晶振两端波形正常。 以下是LOG是读出CDCE949的信息，附件
2024-11-13 06:04
