大佬好，小弟最近在调试AD9136芯片，遇到一个问题，如下： 1.我使用的是9136模式11，单链路模式，使用一个JESD204+一个JESD204 PHY，我将JESD204的tx_charisk
2023-12-04 07:14
、在电脑开始菜单>Analog Devices寻找“AD9144&AD9135&AD9136 SPI”并打开，软件界面如图所示：G、在上方框中点击“read all
2020-03-10 13:17
芯飞凌驱动方案QQ2892715427方案名称：S9132/S9133/S9136 非隔离降压 LED 开关芯片方案品牌：芯飞凌-SDS（自主研发）方案功能及特点:1.高效的临界工作模式2. 专利
2017-02-27 21:52
使用内部PLL，输入参考频率为100MHz。在采样率时钟设置为1GHz时，DAC的JESD204B链路能建立，但是当频率改为1.5GHz时，SYNC一直为低。其他相关寄存器都已经修改，serdes pll和dac pll都已经锁定。通过VIVADO的ILA 抓到FPGA有向DAC输出K28.5码。可是DAC没有进入ILAS阶段。重新对DAC进行配置，会发现SYNC电平变高之后又会变低。这是怎么回事呢
2023-12-05 08:17
列出了几款精选 1 GSPS ADC 和 AD9625 2.5 GSPS RF ADC；针对发射机，则列出了双通道2.8 GSPS转换器AD9136。 无线电配置为直接变频，基带数据驱动微波调制器，正交
2019-01-25 14:10
GSPS RF ADC；针对发射机，则列出了双通道2.8 GSPS转换器AD9136。 无线电配置为直接变频，基带数据驱动微波调制器，正交解调器驱动到宽带ADC。E波段完全室外单元单次转换架构在下图E
2018-10-29 17:17
NOPARTLIST1AD9129BBCZ2AD9136BCPZ3AD9230BCPZ-2104AD9234BCPZ-10005AD9239BCPZ-2506AD9245BCPZ-807AD9248BCPZ-658AD9253BCPZ-1059AD9253BCPZ-12510AD9254BCPZ-15011AD
2017-09-14 22:59
进去， 1080p出来的时候，视频正常 播放出来。 可是当 1080p进， 4k出来的时候，视频图像上会有水波纹。当时就猜想是 FPGA 送给 下游器件SII9136的 时序不能满足。于是把输出的时钟
2016-11-15 18:15
最近在使用AD9144芯片，调试JESD204B接口出现了一些问题，暂时没有头绪，期盼能得到各位的指点。 AD9144的主要配置如下：8条JESD204B链路，subclass1，速率为4.8Gbps，DAC参考时钟为240MHz，使用内部PLL倍频到960MHz作为DAC的采样频率，采用了mode1，F=1，S=1，K=32，M=4，2倍插值；与AD9144对接的是xilinx的V7 FPGA，使用了xilinx提供的JESD204B core，可以发送正弦波数据到DAC芯片。 目前的调试情况：根据手册提供的配置流程配置AD9144，查询相关寄存器，DAC PLL和Serdes PLL已锁定，查询470和471寄存器，其值为FF，说明已经达到Code Group sync和Frame sync，但是472寄存器为0，说明有checksum错，且SYNC~信号会周期性拉低（每16个周期拉低一个周期），查询寄存器，报告有bad running disparity错误；查询30C和30D寄存器（lane fifo status），有部分链路报告FIFO full，是否说明数据已经写到AD9144的lane FIFO中？从FPGA侧的JESD204B core来看，数据可以从用户逻辑发送到core中（没有达到同步状态时，无法将数据发送到core中）。但是使用示波器观测AD9144的模拟端输出，没有看到任何波形，不知道是哪一块出了问题。 总的来说，有两个问题：一是SYNC~信号周期性拉低，报告有bad running disparity错误，二是模拟端没有任何波形输出。 请大家看看主要的问题在哪里，多谢了！
2023-12-08 06:00
大家好！最近在使用AD9144芯片，调试JESD204B接口出现了一些问题，暂时没有头绪，期盼能得到各位的指点。 AD9144的主要配置如下：8条JESD204B链路，subclass1，速率为4.8Gbps，DAC参考时钟为240MHz，使用内部PLL倍频到960MHz作为DAC的采样频率，采用了mode1，F=1，S=1，K=32，M=4，2倍插值；与AD9144对接的是xilinx的V7 FPGA，使用了xilinx提供的JESD204B core，可以发送正弦波数据到DAC芯片。 目前的调试情况：根据手册提供的配置流程配置AD9144，查询相关寄存器，DAC PLL和Serdes PLL已锁定，查询470和471寄存器，其值为FF，说明已经达到Code Group sync和Frame sync，但是472寄存器为0，说明有checksum错，且SYNC~信号会周期性拉低（每16个周期拉低一个周期），查询寄存器，报告有bad running disparity错误；查询30C和30D寄存器（lane fifo status），有部分链路报告FIFO full，是否说明数据已经写到AD9144的lane FIFO中？从FPGA侧的JESD204B core来看，数据可以从用户逻辑发送到core中（没有达到同步状态时，无法将数据发送到core中）。但是使用示波器观测AD9144的模拟端输出，没有看到任何波形，不知道是哪一块出了问题。 总的来说，有两个问题：一是SYNC~信号周期性拉低，报告有bad running disparity错误，二是模拟端没有任何波形输出。 请大家看看主要的问题在哪里，多谢了！
2018-07-27 06:45
