大佬好，小弟最近在调试AD9136芯片，遇到一个问题，如下： 1.我使用的是9136模式11，单链路模式，使用一个JESD204+一个JESD204 PHY，我将JESD204的tx_charisk
2023-12-04 07:14
使用内部PLL，输入参考频率为100MHz。在采样率时钟设置为1GHz时，DAC的JESD204B链路能建立，但是当频率改为1.5GHz时，SYNC一直为低。其他相关寄存器都已经修改，serdes pll和dac pll都已经锁定。通过VIVADO的ILA 抓到FPGA有向DAC输出K28.5码。可是DAC没有进入ILAS阶段。重新对DAC进行配置，会发现SYNC电平变高之后又会变低。这是怎么回事呢
2023-12-05 08:17
进去， 1080p出来的时候，视频正常 播放出来。 可是当 1080p进， 4k出来的时候，视频图像上会有水波纹。当时就猜想是 FPGA 送给 下游器件SII9136的 时序不能满足。于是把输出的时钟
2016-11-15 18:15
我是传感器编程的新手。我想要具有 X、Y、Z 输出值的 G 值。这是我所做的 - sqrt( x^2+y^2+z^2 ) = G请给我任何建议以获得更好的结果。如果我错过了上述等式之间的任何值，请帮助我。
2022-12-29 07:07
我试图在我的Linux系统（Ubuntu）上安装MPLABX IDE，但是失败了。以下是错误消息：cloudsto@RIKOMAGIC:~/MPLAB$tar-xf MPLABX-v4.15-linux-installer.tar cloudsto@RIKOMAGIC:~/MPLAB$suMot de passe:root@RIKOMAGIC:/home/cloudsto/MPLAB#./MPLABX-v4.15-linux-installer.sh 32位，开始安装验证档案完整性…解压缩MPLABX v4.15Installer..../MPLABX-v4.15-linux-installer.run:1: ./MPLABX-v4.15-linux-installer.run:语法错误: "("unexpected./MPLABX-v4.15-linux-installer.run:1: ./MPLABX-v4.15-linux-installer.run:语法错误: "("unexpectedThe.')./MPLABX-v4.15-linux-linux-installer.“运行”返回一个错误代码（2）关于这个问题的任何想法？亚历克斯
2020-03-19 08:42
, 6691,6820,6947,7071,7193,7313,7431,7547,7660,7772,7880,7986,8090,8192, 8290,8387,8480,8572,8660,8746,8830,8910,8988,9063,9136
2013-04-18 12:17
大家好！最近在使用AD9144芯片，调试JESD204B接口出现了一些问题，暂时没有头绪，期盼能得到各位的指点。 AD9144的主要配置如下：8条JESD204B链路，subclass1，速率为4.8Gbps，DAC参考时钟为240MHz，使用内部PLL倍频到960MHz作为DAC的采样频率，采用了mode1，F=1，S=1，K=32，M=4，2倍插值；与AD9144对接的是xilinx的V7 FPGA，使用了xilinx提供的JESD204B core，可以发送正弦波数据到DAC芯片。 目前的调试情况：根据手册提供的配置流程配置AD9144，查询相关寄存器，DAC PLL和Serdes PLL已锁定，查询470和471寄存器，其值为FF，说明已经达到Code Group sync和Frame sync，但是472寄存器为0，说明有checksum错，且SYNC~信号会周期性拉低（每16个周期拉低一个周期），查询寄存器，报告有bad running disparity错误；查询30C和30D寄存器（lane fifo status），有部分链路报告FIFO full，是否说明数据已经写到AD9144的lane FIFO中？从FPGA侧的JESD204B core来看，数据可以从用户逻辑发送到core中（没有达到同步状态时，无法将数据发送到core中）。但是使用示波器观测AD9144的模拟端输出，没有看到任何波形，不知道是哪一块出了问题。 总的来说，有两个问题：一是SYNC~信号周期性拉低，报告有bad running disparity错误，二是模拟端没有任何波形输出。 请大家看看主要的问题在哪里，多谢了！
2018-07-27 06:45
最近在使用AD9144芯片，调试JESD204B接口出现了一些问题，暂时没有头绪，期盼能得到各位的指点。 AD9144的主要配置如下：8条JESD204B链路，subclass1，速率为4.8Gbps，DAC参考时钟为240MHz，使用内部PLL倍频到960MHz作为DAC的采样频率，采用了mode1，F=1，S=1，K=32，M=4，2倍插值；与AD9144对接的是xilinx的V7 FPGA，使用了xilinx提供的JESD204B core，可以发送正弦波数据到DAC芯片。 目前的调试情况：根据手册提供的配置流程配置AD9144，查询相关寄存器，DAC PLL和Serdes PLL已锁定，查询470和471寄存器，其值为FF，说明已经达到Code Group sync和Frame sync，但是472寄存器为0，说明有checksum错，且SYNC~信号会周期性拉低（每16个周期拉低一个周期），查询寄存器，报告有bad running disparity错误；查询30C和30D寄存器（lane fifo status），有部分链路报告FIFO full，是否说明数据已经写到AD9144的lane FIFO中？从FPGA侧的JESD204B core来看，数据可以从用户逻辑发送到core中（没有达到同步状态时，无法将数据发送到core中）。但是使用示波器观测AD9144的模拟端输出，没有看到任何波形，不知道是哪一块出了问题。 总的来说，有两个问题：一是SYNC~信号周期性拉低，报告有bad running disparity错误，二是模拟端没有任何波形输出。 请大家看看主要的问题在哪里，多谢了！
2023-12-08 06:00
伪3D能否实现低成本？本文将为你详细解答这个问题。
2021-05-10 07:16
RK3188的编译步骤有哪些？编译RK4.2.2错误的解决方法是什么？
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