ieee.std_logic_signed.all和ieee.std_logic_unsigned.all同时用出现报错怎么解决？
2021-06-23 15:46
我已经了解到proteus中VSM Logic Analyser 可以同时分析多个端口的电平变化，但总线周期时间太短，即便只有一条指令，也包含许多总线周期，如何才能 记录下总线周期内各个端口的电平变化，得到时序图？
2015-03-13 19:42
with the two projects and the corresponding output measured by a logic analyser. https://www.dropbox.com/sh
2019-07-19 15:34
PADS9.3LOGIC 画完原理图的时候，想把原理图导入PADS LAYOUT里面，但是在LOGIC里面点击TOOLS/PADSLAYOUT这个功能，为什么一点反应都没有，求助~谢谢。我是新手。
2014-09-11 16:30
各位大神，小弟最近开始学习PADS。对于PADS Logic新建的原理图界面表示很抗拒，为啥界面这么小？我自己绘制的文件模板保存后，然后新建后总是要重新设置才是制作的模板，这个问题有啥决解方法？能否
2016-03-16 17:10
st-link怎么使用 logic analyzer
2018-08-29 09:37
PADS VX2.2 LOGIC 与layout同步时，logic会提示运行时发生严重错误，请问是什么原因
2022-07-29 16:31
请问大侠： PADS2005 logic中如何封装带字母编号的元件 我在logic中放置元件管脚时，把Pin Number改为A1时，报错 提示错误 不知道怎么回事，在网上查了很久也没有人说到点的。是PADS2005 log
2011-12-07 23:48
如题：PADS router与logic可以相关联吗？如果可以，怎么做呢？谢谢各位大虾！
2013-01-11 15:45
`为什么在PADS Logic中推动元器件会留下彩色的阴影？`
2018-07-19 15:06
