什么是Logic Synthesis？Logic Synthesis用于将输入的高级语言描述（如HDL、verilog）转换为门级电路的网络表示。
2023-10-24 15:56
在PADS logic 中原理图同步PCB
2019-09-22 10:41
PADS Logic导出Layout网表的步骤教程，具体的跟随小编一起来了解一下。
2018-07-24 10:41
我们的目的是创建一个Zynq Soc处理器设计，并用Logic Analyzer来调试我们感兴趣的信号。
2017-03-21 10:56
打开PCB设计软件PADS LOGIC的导入对话框，点击“文件类型”会看到如图所示的可以导入的文件类型。这个有些虽然已经过时，但还是能感到比powerpcb强多了，基本可以把较为流行的原理图
2011-11-11 17:38
在systemverilog协议中，logic定义四态值，即向量（vector）的每个位（bit）可以是逻辑0, 1, Z或X，与verilog协议中的reg很接近。但是logic有个很明显的优势，不允许多驱动。
2023-10-26 09:32
逻辑电平转换模块 - 3.3V和5V电平互转 转换电平范围：1.8V-6V 型号 Logic Level Converter
2019-12-30 09:37
这里我们主要介绍PADS LOGIC里的Tools》options对话框中的General，在PADS2007中对原理图的操作这篇中，我们认识了原理图零件，在PCB LAYOUT画原理图之前，还有一个重要环节要了解，那就是下图
2011-11-11 17:50
在用PCB LAYOUT工具PADS LOGIC画原理图时，除了画有电气连接的线外，还有一些标识，格式框等需要画成无电气特性的线。在PADS中称为2D Line，当点击二维线图标时，按右键会弹出图1所示的对
2011-11-11 17:42
在很多Vivado的高速接口的IP中，比如Ethernet、PCIe、SRIO的设置中，都会有个Shared Logic的页面。可能很多同学并没有很关注这个页面，直接默认设置就完事了。但其实这个页面的内容也是非常有用的，我们可以看到页面中有两个选择：
2022-08-02 09:03
