现在我正在使用Xilinx的AXI视频处理内核进行小型设计。现在我面对一个奇怪的问题。我的设计很简单。我使用Xilinx的三个内核：1.测试模式发生器（TPG）2。视频定时控制（VTC
2019-03-08 10:00
嗨我尝试在ise 12.1.i中运行xapp495跟随所有的指令。添加ucf文件旁边的.v源代码。（我使用的是vtc demo而不是dvi）并使vtc_demo成为顶级模块。但是当我运行我的程序
2019-08-28 09:19
;定标器 - > VDMA1 - > Axi至视频输出 - > HDMI输出|| | | ||VTC0DDR3 DDR3 VTC1我想知道如何将两个VDMA的同步锁相模式和Axi的定时
2019-11-08 06:02
Out核心，以及（4）VTC核心实现为（1）的检测器和（3）的生成器。问题是，如果我将Video Scaler内核放入我的设计中，AXI4-Stream to Video Out（ASVO）内核
2019-11-08 09:53
我有一个非常简单的设计。 TPG（测试模式生成器）生成4K（4086x2160）图片。 VTC（视频定时控制）模块，用于为视频输出生成H / V同步定时。 AXI4_to_Video_out模块
2020-08-17 08:40
：1596-IPNAME：v_tc INSTANCE：VTC_0-C：\ Users \ MSP \ HLS_projects \ zynq_base_trd_14_2_up1 \ hw \ pa_proj
2018-11-30 14:59
该组件的产品页面：www.xilinx.com FLEXlm错误：不存在此类功能。 （-5,21）错误：EDK：1596 - IPNAME：v_tc INSTANCE：VTC_0 - E
2019-09-06 10:02
部分： ltc I455：要求：空间 mpe:vtc:linear 中的 202K (0x32818) 字节 RAM 区域 ltc I456：部分类型：范围限制 - 范围
2024-07-05 07:17
大家好，我尝试使用我的视频定时/模式发生器来操作VDMA而没有运气。所以我建立了一个环回v_vid_in_axi4sv_axi4s_vid_out所以我的IP生成Timing + DataPattern >> v_vid_in_axi4s >> AXI4-Stream >> v_axi4s_vid_out \\ ====== VTG（计时）==== //`我配置v_axi4s_vid_out（简短：vout）参数VBG_MASTER_SLAVE = 1（主）vout的初始化标志总是向上，没有达到锁定状态！但是有一些我无法解决的异常情况，我希望Xilinx Video IP团队的人能够提供帮助。Stream.TUSer每两帧错过一次视频帧数据变得交替：一个得到正确，下一个得不到。检查下面的SIM卡Vid_in在一个完整的帧时间内获得FIFO满，但在下一个时间正常工作！我不确定Vid_in fifo有什么问题，它有1024的默认大小。我不明白的是它在下一帧上工作正常。注意：我尝试toforce / hack vout：lock flag up up，这使得时序/数据能够输出，但没有改变任何内部信号，同样的帧丢失发生。没有物理屏幕可以显示这样的信号。提前致谢，塔里克tb.vhd 9 KB以上来自于谷歌翻译以下为原文Hello All, I tried to operate the VDMA using my video timing/pattern generator with no luck. So I build a loopback between v_vid_in_axi4sv_axi4s_vid_outSo My IP generates Timing+DataPattern >>v_vid_in_axi4s >> AXI4-Stream >>v_axi4s_vid_out \\====== VTG (Timing)====//` I configure the v_axi4s_vid_out (shortly: vout) parameter VTG_MASTER_SLAVE = 1 (Master)The vout has the initialize flag always up, does not reach locked state! But there are several abnormalities that I cannot solve, I wish someone from Xilinx Video IP team can help on this.Stream.TUSer misses one every two framesVideo frames data gets alternating: one gets out correct, the next does not get out. Check the sim belowVid_in gets FIFO full for a complete frame time, but works correctly on the next! I'm not sure what's wrong with the Vid_in fifo, it has the default size if 1024. What I do not understand is that it works correct on the next frame. NB: I tried to force/hack the vout:locked flag to up, this enabled timing/data to get out, but did no change any of the internal signals, the same frame drops occur. No physical screen can display such signal. Thanks in advance,Tarek tb.vhd 9 KB
2019-07-15 09:47
你好我正在从应用笔记pg016_v_tc中读取视频定时控制器IP内核。我无法理解第44页给出的体系结构。我不了解水平和垂直计数器如何获取输入，因为它们的输出连接到计数器保存但没有显示输入，这里锁定生成器的工作原理是什么。这个极性检测器是如何工作的。请提供任何文档或视频，以了解IP内核的工作情况，因为我只提供相应IP内核的应用说明。感谢致敬
2020-05-21 14:30
