Vitis HLS 是一种高层次综合工具，支持将 C、C++ 和 OpenCL 函数硬连线到器件逻辑互连结构和 RAM/DSP 块上。Vitis HLS 可在Vitis 应用加速开发流程中实现硬件
2022-05-25 09:43
这篇文章在开发者分享｜AMD Vitis HLS 系列 1 - AMD Vivado IP 流程（Vitis 传统 IDE） 的基础上撰写，但使用的是 AMD Vitis Unified IDE，而不是之前传统版本的
2025-06-20 10:06
在本快速入门演示中，将探讨如何在 Vitis 中使用 Git 集成以及如何使用团队操作来共享 Vitis 工程。
2023-05-12 15:01
HLS导出的.xo文件如何导入到Vitis里面？需要把.xo文件解压，然后把文件夹导入到Vitis Kernel/src文件夹下吗？
2022-08-03 11:20
对于AMD Xilinx而言，Vivado 2019.1之前（包括），HLS工具叫Vivado HLS，之后为了统一将HLS集成到Vitis里了，集成之后增加了一些功能，同时将这部分开源出来了。Vitis HLS是Vitis
2022-09-02 09:06
相比于VivadoHLS，Vitis HLS更加智能化，这体现在Vitis HLS可以自动探测C/C++代码中可并行执行地部分而无需人工干预添加pragma。另一方面VitisHLS也会根据用户添加
2022-11-24 11:42
本文介绍如何一步一步将设计从SDSoC/Vivado HLS迁移到Vitis平台。
2022-07-25 17:45
Vitis AI Library 是一组高层次库和 API，专为利用深度学习处理单元 (DPU) 来高效执行 AI 推断而构建。
2022-10-10 10:26
本文逐步演示了如何使用 AMD Vitis HLS 来创建一个 HLS IP，通过 AXI4 接口从存储器读取数据、执行简单的数学运算，然后将数据写回存储器。接着会在 AMD Vivado Design Suite 设计中使用此 HLS IP，并使用嵌入式 Vitis
2025-06-13 09:50
在Vitis 统一软件平台中使用Alveo系列开发板设计加速Kernel时，系统会自动为Kernel的时钟设置默认频率。以 xilinx_u200_qdma_201910_1 平台为例，在Vitis中选择平台时可以看到默认的时钟频率是300Mhz和500Mhz。
2022-08-02 10:30
