VerilogHDL可综合的四大法宝：always、if-else、case、assign，本文将围绕这四大法宝来讲述。
2023-06-05 15:38
VerilogHDL语言实现的两位阵列乘法器和传统的 Booth编码乘法器进行了性能比较，得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10％，硬件资源占用减少了1％。
2018-12-19 13:30
如何区分VerilogHDL语言连续赋值与过程赋值方式
2020-07-20 09:16
编译预处理是VerilogHDL编译系统的一个组成部分，指编译系统会对一些特殊命令进行预处理，然后将预处理结果和源程序一起在进行通常的编译处理。以”`” （反引号）开始的某些标识符是编译预处理语句
2019-03-26 16:10
介绍利用自动化综合工具在编码和综合的阶段完成用于HDTV芯片设计的优化
2012-06-15 10:31
一、逻辑设计 （1）组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项： ①组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。 ②always 模块的敏感表为电平敏感信号的电路可几乎可以完成对所有组合逻辑电路的建模。always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性（注意通配符*的使用）。 由于赋值
2020-11-23 13:05
对于VerilogHDL语言中，经常在always模块中，面临两种赋值方式：阻塞赋值和非阻塞赋值。对于初学者，往往非常迷惑这两种赋值方式的用法，本章节主要介绍这两种文章的用法。其实，有时候概念稍微
2020-11-19 15:48
0 引 言 现代计算机和通信系统中广泛采用数字信号处理的技术和方法，其基本思路是先把信号用一系列的数字来表示，然后对这些数字信号进行各种
2011-01-10 15:51
组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。
2020-07-17 09:11
引言 数字滤波器是语音与图像处理、模式识别、雷达信号处理、频谱分析等应用中的一种基本的处理部件， 它能满足波器对幅度和相位特性的严格要求， 避免模拟滤波器所无法克服的
2012-08-13 13:12
