为何在Top Solder布不了线，直接跳到Top Layer
2019-05-28 05:35
错误：符号名称“\ textclkena3”必须是宏功能，宏功能，原始或状态机“pll”的端口错误：无法详细说明用户层次结构“top_local：top_local | top
2018-10-31 17:20
/ dqs_p_iodelayu_ddr_top / u_mig_38 / u_memc_ui_top / u_mem_intfc / phy_top0 / u_phy_data_io / gen_dqs [1
2018-10-12 14:33
信号，但是我对设备_top.c3_p0_cmd_clk，design_top.c3_p0_wr_clk或ordesign_top.c3_p0_rd_clk缺少时钟转换感到困惑。 - 他们在整个模拟中都
2019-07-16 11:56
0 / u_phy_data_io / gen_dqs [0] .u_phy_dqs_iob / dqs_p_iodelay u_ddr3 / u_memc_ui_top / u_mem_intfc / phy_top
2020-04-28 08:47
印外框放在放在all layer、Slikscreen Top还是Top？各有什么利弊吗，出Gerber时分别怎么对待呢？
2014-12-09 14:59
在淘宝买了个性价比很高的蓝牙4.1电路板，使用的AC1647DAB243-02芯片，这个蓝牙电路板有两种版本，一种带咪头和红外接收器，另外一种不带咪头和红外接收器，两种使用的一样的蓝牙芯片，外形
2020-06-18 09:02
我使用了内存接口生成器，在example_top.v中创建了一个接口，它有一对差分信号c3_sys_clk_p，c3_sys_clk_pn。这对信号用于什么，需要哪个频率来自电路板，如果我想用ddr
2019-06-26 13:02
我的理解是，在top solder这个层画的地方，就没有盖油，有线路的就会露出线，是吗？那问题来了，我画了个小板子，在板子中间，在top solder层画了条直线，没有线路，只是为了去掉绿油。那为什么收到板子的时候，厂家把那条线搞成V割？就是类似拼版那样，用手可以
2017-05-05 08:46
我根据 芯片的 datasheet提供的封装尺寸，用 AD 13 画了芯片的封装，但是 芯片的引脚的 top-solder 层相互重叠，如果PCB打样后，该芯片的引脚会相互短路吗，该芯片的封装图如下
2015-05-20 08:35
