一下 CSL_PllcHandlehPllc;Uint8goStatus; hPllc = CSL_PLLC_open (0);CSL_PLLC_setPllCtrlPllEn (hPllc, 0
2018-07-25 09:42
我在手册里看到SYSCLK2是SYSCLK1的1/2，且这个比例是固定的。但为什么在PLLC0 Divder 2 Register (PLLDIV2)中又可以改动RATIO来改动这个比例？
2020-05-22 16:01
請問我把可以成功燒寫的C6746程序的時鐘配置：CSL_FINS(pll0regs->PLLM,PLLC_PLLM_PLLM,23);改成了CSL_FINS(pll0regs->PLLM
2018-08-01 06:10
您好，我想问下关于OMAP L138主频的问题 arm主频最高能到456MHz，但是内存DDR2 支持范围是125MHz~156MHz 而且：“PLLC0 for PLL0_SYSCLK1
2018-06-21 00:44
按照PLL总框图：1、我先配置CLKOUT引脚复用，从该引脚用示波器查看PLL0_SYSCLK(1~7)以及PLL1_SYSCLK(1~3);2、然后在OCSEL[OCSRC]中选择PLLC
2015-12-24 14:17
按照PLL总框图，1、我先配置CLKOUT引脚复用，从该引脚用示波器查看PLL0_SYSCLK(1~7)以及PLL1_SYSCLK(1~3);2、然后在OCSEL[OCSRC]中选择PLLC
2020-03-23 10:53
OSD1.首先任何模块的使能必须先使能其时钟，就助视器而言，使能相应VENCLKEN和使VPSS时钟工作在PLL2 mode. Use 54 MHz (from PLLC2) (DAC clock
2015-09-25 21:24
and the OBSEN bit in the PLLC1 clockenable control register (CKEN) must be set to 1。我因为没有使能CKEN寄存器中
2015-12-25 13:26
文件：Tronlong_C6748.gel；直接看代码就能知道怎样设置各个寄存器的值，从而设置所需频率。从引脚PLLC0 OBSCLK(CLKOUT Pin)就可方便的观察所设置的频率值。 接下来我会
2015-12-11 15:21
: fatal error: could not open source file "csl_pllc.h"1 fatal error detected
2018-08-02 06:50
