小弟用的quartus ii软件，调用altera公司的一个乘法器lpm_mult,无结果输出，是不是调用的IP核都要收费呢，有没有办法破解呢？？？？
2015-06-05 11:23
本人是初学，想设计一个FFT模块，涉及到流水线，所以给lpm_mult增加了clock引脚，不过使用ModelSim仿真却产生了如下的警告，并且波形显示不出来。** Warning
2014-03-04 20:12
IP（显然都是免费的IP）是使用IEEE P1735加密标准提供的。它还提到Modelsim PE支持它但是由于我收到这些错误而不清楚...vcom mult
2019-02-26 10:42
,16X12,18X18）需要合成到mult18x18（或DSP48）中;而小型需要以LUT为基础取代。我的问题是：剂量ISE提供任何指令，如synplify constrant“syn_multstyle”？然后我可以在RTL中添加一个选项（当然是通过脚本完成）来选择我需要的。
2020-06-02 10:00
syn模型替换了sim的.v文件。不知道这个事情具体应该怎么做？如果只是用文件替换的话会报错：reference to undefined module DW02_mult我的.v文件叫做
2015-02-10 11:40
在使用ISE综合工程时（芯片为XC3S200AN），为什么有些乘法运算没有使用MULT16X16，而是使用slice，lut资源来实现使得资源占用较多，图中svpwm部分和eemf均使用了较多的乘法
2023-05-31 14:17
你好！我想在Kintex 7（XC7K410T）设计中实现PLLE2_BASE原语，但实例化原语时不会突出显示。此外，我收到不支持CLKFBOUT_MULT属性的警告。谁能告诉我我做错了什么？这是
2020-07-18 18:21
我想为参考设计文件夹中的一个vhdl文件制作一个测试平台（具体来说，MULT18X18_PARALLEL_PIPE.vhd见附件）无论如何我可以从XILINX获得一张？mult18X18_parallel_pipe.vhd 8 KB
2020-06-19 11:57
] _sineREG [11] _MuLt_4_OUT（DSP）目的地：core1 / siggen [7] .USG / U4_SIGGEN / U2_SSS / Maddsub_idataREG [16
2020-06-16 09:33
表明使用了4个MULT18X18SIO中的1个。一旦在FPGA上实现了设计，我就发现了乘法器实际上只使用8x8bit乘法。经过一番阅读后我发现你可以直接控制了MULT18X18SIO具有以下
2019-05-29 06:12
