Helllo，谢谢你的帮助。我开始进行VHDL开发，我可以随意使用ADigilab IIE（带有彩色LED的扩展板的Spartan IIE，我相信更多的开关和分段显示），以及斯巴达3（不是3E）入门
2019-07-31 08:56
的Spartan-3A的Spartan-3ESpartan-3系列的Spartan-IIE的Spartan-II谢谢＆amp;问候。以上来自于谷歌翻译以下为原文Sir/ Madam, In our
2019-05-08 14:52
：LX：XC4VLX15，XC4VLX25，XC4VSX25，XC4VFX12Spartan™系列Spartan-II：所有Spartan-IIE：所有Spartan-3
2020-06-05 09:23
大家好，我正在从Spartan IIe- > Spartan 6移植一个巨大的设计Spartan 6不支持Librarly DLLCLK，因此我决定选择DCM / PLL50MHz输入时钟旧
2019-07-26 11:50
你好，我已经把由收发器和触发器组成的togethera电路允许我通过8位GPIO总线将Raspberry Pi连接到5v逻辑1mhz 8位计算机。我可以从复古计算机读取/写入，但是由于Raspberry Pi限制和非常紧张的时序余量，我在1000万次写入中遇到大约5个错误。为了解决这个问题，我可以添加更多芯片并通过硬件做更多工作，这将使设计复杂化，或者我可以在CPLD上完成所有工作，我的朋友推荐给我他的XC9500XL，我需要学习Verilog。在我开始之前，我遇到的一个问题是：我能够使用此CPLD创建收发器吗？我需要能够在两个方向上驱动总线以进行读/写。我也正在读Samir Palnitkar的“Verilog HDL”第二版，所以任何适用于我的项目的阅读建议都将受到赞赏。提前谢谢了！安东尼以上来自于谷歌翻译以下为原文Hello, I've put together a circuit consisting of transceivers and flip-flops that allows me to interface a Raspberry Pi to a 5v-logic 1mhz 8-bit computer via an 8-bit GPIO bus. I am able to read/write from/to the retro computer but I am experiencing approximately 5 errors out of 10 million writes no matter what I do due to Raspberry Pi limitations and very tight timing margins. To fix this I can add more chips and do much more via hardware which will considerably complicate the design or I can do it all on a CPLD, and my friend recommended and gave me his XC9500XL which means I need to learn Verilog. One question I have before I go ahead is : am I able to create a transceiver using this CPLD? I need to be able to drive the bus in both directions for read/write purposes. I'm also reading the book "Verilog HDL" 2nd Ed by Samir Palnitkar so any additional reading recommendations applicable to my project would be appreciated. Many thanks in advance! Anthony
2019-04-26 11:20
嗨，我的RTL中有200多个乘法器，我需要将它合成一个V4LX200。你可能知道LX200只有96个女性，所以我必须把我的孩子分成不同的部分。一些大的比特宽度（如12X12,16X12,18X18）需要合成到mult18x18（或DSP48）中;而小型需要以LUT为基础取代。我的问题是：剂量ISE提供任何指令，如synplify constrant“syn_multstyle”？然后我可以在RTL中添加一个选项（当然是通过脚本完成）来选择我需要的。
2020-06-02 10:00
使用SelectMAP接口从Virtex FPGA回读时，输入比特流中存在有效和无效数据。由ISE创建的逻辑位置文件（.LL）指定有效数据在回读比特流中的确切位置。需要通过解析.LL文件来过滤有效数据。我最初的想法是可以使用某种形式的软件（C，C ++）来完成这项任务。我对回读机制的理解是否正确？可以在硬件（Verilog）中更轻松地完成此任务吗？对于那些做过回读的人，你使用了什么方法，你愿意和我分享这个基本想法吗？欢迎提出建议。谢谢。消息由rrnambiar于05-30-2008 05:15 PM编辑
2020-05-29 13:55
求一个STM32F1 DMA传输的I2C通信例程
2019-02-18 06:32
一种基于FPGA的RS232异步串行口IP核设计方案。
2021-05-07 06:13
数据采集系统常需要进行异步串行数据传输。目前广泛使用的RS232异步串行接口，如8250、 NS16450等专用集成器件，虽然使用简单，却占用电路板面积、布线复杂等缺点。片上系统SoC(System on Chip)是以嵌入式系统为核心，以IP复用技术为基础，集软、硬件于一体的设计方法。使用IP复用技术，将UART集成到FPGA器件上，可增加系统的可靠性，缩小PCB板面积；其次由于IP核的特点，使用IP核可使整个系统更加灵活，还可根据需要实现功能升级、扩充和裁减。这里采用VHDL语言编写 UART模块，将其集成到FPGA上，与器件其他功能模块构成片上系统SoC。
2019-08-20 07:53
