嗨论坛社区，我使用的是XC7K420T-2FFG1156 7系列FPGA，这里所有的银行都是HR银行。我想将4 GB DDR3连接到FPGA。我提到了xilinx EVM套件，其中DDR3与HP
2020-08-25 07:48
嗨！是否有可能不为7系列FPGA上的HP / HR库供电？ GTX怎么样？
2020-03-18 07:46
用它。时钟连接到Artix-7上HR bank中的CC引脚，VCCO = 1.8V。由于HR bank仅支持LVDS_25，需要VCCO为2.5V，因此我增加了一个外部终端电阻。问题：可以直接将时钟缓冲器的输出连接到
2020-07-24 15:16
有问题请大侠帮忙指点下： 一台索尼KV-36HR90M数字高清机，故障现象：开机指示灯亮，均不能进入正常工作，红灯待机。出现故障前现象：一，场幅向上移动间断，微有不同步现象。二，荧光屏中向垂直出现
2013-06-27 10:12
)=0.0584;p(10)=-0.1021;p(12)=0.3140;p(7)=0.5;a(1)=1;for i=2:13a(i)=0;end[H,w]=freqz(
2022-11-23 16:06
= P2^3; //小灯做秒显示***it led2 = P2^2;***it wela1 = P2^7; //分 个位***it wela2 =
2016-02-24 11:19
;***it DS_CS = P3^7;void delayms(uint);void DS_init();uchar hr,sec,min,num,k1_num,k1_flag;uchar qian,bai
2016-01-30 09:47
/AES-ZED-LCD-INT-SCH-V1.pdf在Avnet的这款产品中，TMDS输出用于产生LVDS信号，使用50R上拉至1.5V这是Xilinx 7系列HR I / O Bank的有效输出模式吗？
2020-07-30 10:57
嗨，我正在研究Kinte-7数据表，我在下面找到了有关HR / HP银行输入延迟的事实。这些数字摘自ds182_Kintex_7_datasheet.pdf我想知道为什么人力资源银行延迟低于惠普银行
2020-08-26 14:43
你好，先生，当我使用mig 7核心时，我遇到了这些错误（合成传递），[放置30-69]实例U_mig_7series_0 / u_mig_7
2020-08-24 09:15
