14 //=====声明基本变量=======15 bitstatus_F=1;//状态标志位16 charscan=1;// 扫描信号17 unsignedint fred=0; // 频率变量18
2012-07-17 15:40
scan=1;// 扫描信号unsignedint fred=0; // 频率变量void delay1m(int);// 声明延迟函数voidmeasure(void); // 声明测量函数
2012-07-17 13:57
scan=1;// 扫描信号unsignedint fred=0; // 频率变量void delay1m(int);// 声明延迟函数voidmeasure(void); // 声明测量函数
2012-07-17 13:59
;// 计算中断次数14 //=====声明基本变量=======15 bitstatus_F=1;//状态标志位16 charscan=1;// 扫描信号17 unsignedint fred=0
2012-07-17 16:45
你好， 在VHDL中是否有任何Verilog`ifdef等效的例子？问候，弗雷德以上来自于谷歌翻译以下为原文Hello, Is there any example of Verilog `ifdef equivalent in VHDL? Regards, Fred
2019-04-24 13:25
本帖最后由 fred999 于 2013-3-14 22:55 编辑 1. 使用 PADS9.5 覆铜, Design Rules 里 Default rules 已经设置 Copper 与其
2013-03-14 22:24
) using DMA to transfer it to Zynq's DDR. Any help is appreciated. Regards, Fred
2019-04-09 13:25
use the Quad-SPI (SMIF) component of the PSoC 6 to speak to the card faster, while also having the option of encrypting the data on it. Thank you, Fred
2018-11-01 17:02
] fred;reg [31：0]乔;reg [31：0] bill;if（i == 0）开始 弗雷德非常感谢，李。以上来自于谷歌翻译以下为原文Hi All, I have a pipelined
2019-04-17 09:25
? How can I found out what causing the fatal error?? Best regards, Fred
2019-04-09 12:37
