我使用的是ad9681。由于硬件设计的问题，不能将FCO输出的频率作为fpga, fpga, fpga中的lvds 升数接收模块的输入时钟，导致接收到的数据不正确（fpga, fpga, fpga中
2023-12-20 07:13
在对时钟精准度要求日益提高的无线通信、智能仪表、便携式终端等应用中，如何在小封装条件下获得优异的频率稳定性和抖动控制，成为工程设计的重要课题。FCom富士晶振推出的 FCO
2025-04-23 11:20
请问，AD9653(4通道，16位串行LVDS 1.8v模数转换器)连接FPGA，数字输出（D0±x、D1±x）根据ANSI-644标准连接到2.5v的bank，时钟输入（CLK+、CLK-）以及数字输出（DCO+DCO-FCO+FCO-）应该连接到多少v的bank？
2018-08-13 08:59
我使用的是AD9681。由于硬件设计的问题，不能将FCO输出的频率作为FPGA中的LVDS接收模块的输入时钟，导致接收到的数据不正确（FPGA中接收到的数据跟AD9681输入信号不一致）。请问应该怎么使用AD9681输出的DCO、FCO，使得接收到正确数据？
2018-10-08 16:48
我做了一个AD9287的采样，最近在做好之后，发现数据输出速率和随路时钟DCO和FCO对不上，现象表现为，我采样时钟用的是10Mhz，设置全部是默认设置，那么根据手册，一个采样点生成8bit数据
2023-12-06 07:36
AD9272的帧时钟FCO和数据时钟DCO会随着采样频率的变化而变化吗？
2023-12-14 07:09
CLK+ CLK- 是10MHz时钟，幅度在1.6v和0.5v都试过 1、为什么DCO、FCO没有高于CLK+clk-五倍的时钟输出呢？ 2、为什么不接CLK+ CLk-时钟的时候，片子的电平就是1.7V的呢？（电平是1.8V，和电源ADD之间量过没有短路） 谢谢
2023-12-19 06:12
CLK+ CLK- 是10MHz时钟，幅度在1.6v和0.5v都试过1、为什么DCO、FCO没有高于CLK+clk-五倍的时钟输出呢？2、为什么不接CLK+ CLk-时钟的时候，片子的电平就是1.7V的呢？（电平是1.8V，和电源ADD之间量过没有短路）谢谢
2018-09-26 17:02
在高速通信、数据中心、AI服务器、光纤网络与高精度时钟应用不断扩展的背景下，FCom富士晶振推出了 FCO-3L/5L/7L-PG 系列差分输出晶体振荡器，覆盖3种常用封装，支持
2025-05-16 14:46
随着可穿戴设备、无线通信模块、工业终端与PC周边设备的不断演进，系统对时钟源的小型化、低功耗与高稳定性提出了全新挑战。FCom富士晶振推出的 FCO-2P/3P/5P/6P/7P-PJ 系列
2025-04-30 15:05
