顾名思义，output_delay就是指输出端口的数据相对于参数时钟边沿的延时。
2022-09-26 10:07
本文章探讨一下FPGA的时序input delay约束，本文章内容，来源于配置的明德扬时序约束专题课视频。
2022-05-11 10:07
Path1容易出现hold问题，path2容易出现setup问题；如果在path1和path2的commen part修timing就会导致另外一个path的恶化；所以应该分别在path1的非commen part修hold，在path2的非commen part修setup。
2022-10-18 09:36
代码的书写过程中经常用到延时，这里主要讲述一下HAl延时，HAL库之HAL_Delay()函数在72M主频，STM32CUBEMX自动生成情况下，默认为延时1ms单位，即HAL_Delay(500)表示500ms延时，这是因为在默认状态下，SysTick()默认设
2022-04-26 09:09
在MCU软件开发中，延时函数用的非常多，有的是硬件延时，采用定时器，有的是软件延时，采用循环等待，不管是采用什么样的方式，最终达到的目的都是一样，为系统功能、时序做铺垫，下面结合Atmel Studio 和ASF对延时函数delay进行说明，此软件库适用于所有Atmel MCU。
2018-06-18 05:31
在数字集成电路设计中，Synopsys Design Constraints（SDC）是一种重要的约束语言，用于指导综合、布局布线等后续流程。
2024-05-06 14:15
可是我们一般会在IO上加过约束努力让工具去把组合逻辑做短，这使得Block B里面的in2reg可能也比较差。
2022-12-30 14:36
对于信号而言，phase shift是一个相对值，而time delay是绝对值。有时候我们关心time delay，那么如何由phase得到延迟时间呢？
2023-12-01 16:49
这段电路从功能上与上一图中电路是一致的，在优化过程中为了避免DRC违例，DC将buffer tree拉长，并将连接到终点寄存器的节点分散，这样每个buffer只驱动一个寄存器以及一个buffer，比起图1中一个buffer驱动3个buffer，fanout的数量减小了。
2018-03-23 16:07
在不人工干预的情况下，tool默认会尝试把reg1的CK pin和Reg2的CK pin做平。
2023-11-23 17:21
