在ml_605的示意图中，我发现在一个银行（例如银行16）中混合了LVDS信号和信号端信号，所以银行应该收起2.5v，并且银行有DCI匹配。但是在银行24（银行混合了LVDS信号和信号端信号），所以
2019-10-25 08:47
嗨，我正在尝试使用Hyperlynx来模拟K7上的DDR3L设计。我使用Vivado write_ibis根据我的FPGA设计生成ibis文件。对于SSTL135_DCI_HP_IN50_I信号，我
2020-07-14 09:10
的中间存储区是DCI_CASCADE中的主控。而且在addr / cmd存储区中，我希望使用其余的引脚来传输和接收具有SOSTLARD的IOSTANDARD的单端信号。 80Ω外部电阻适用于
2019-03-25 11:04
最近配置AD9139的时候，分别采用了两种方式。一种是直接使用KC705板上晶振作为参考时钟生成DCI和data，DAC单独供参考时钟，另一种是使用AD9139评估板分频得到的DCO作为FPGA
2023-12-04 06:53
各位大神，请问Xilinx FPGA中的DCI是如何使用的？我知道是把每个Bank的VRP、VRN管脚分别下拉、上拉，除此之外，在HDL代码和约束中应该如何写呢？查了半天资料没有查到，所以来论坛问问。@LQVSHQ
2017-08-20 20:51
很长。当然，我可以使用带外部电阻的串联端接，但数量线是28 X 12 = 336（四个完整的相机链接） - 即使有电阻网络，有点困难......问题是 - 我可以使用具有3.3V LVTTL输入的DCI
2020-05-28 06:16
您好， 当没有数据输入的时候，AD9780的 DCI数据时钟输入 管脚是否可以一直保持在高电平或者低电平？ 谢谢！
2023-12-15 06:41
了所有这些组的DCI电阻，我们不能使用DCICASCADE，因为其他银行使用了不同的VCCIO。但DQ和DQS信号使用DCI IO标准SSTL15_T_DCI和DIFF_SSTL15_T_
2020-06-15 16:36
电压改为1.2V。我们将i / o信号配置为两种类型的引脚。配置为HSUL_12_DCI的I2C信号配置为MIPI_DPHY_DCI的差分mipi信号我们在单个i2c总线中连接两个I2C缓冲器
2019-10-16 08:54
port map(O => dci_p, OB => dci_n, I => clk);仿真结果：可以看出dci_p和dci_n之间的相位关系不对。
2017-03-07 11:25
