./oschina_soft/DCache.zip
2022-06-22 09:51
STM32H7的FMC外设在D_Cache使能的情况下运行不正常(大工20春电源技术在线作业3)-前段时间接到一个客户的问题。客户描述在使用STM32H7的FMC时，如果使能了DCACHE，就运行
2021-08-04 18:19
与DCache2.6、下载ThreadX的内核三、ThreadX3.1 Mode3.2 修改裸机的Timebase Source3.2、配置ThreadX的User setting3.4、修改ThreadX的堆栈3.5、配置GPIO3.6、修改Project Manager四、代码4.1、 main.c4.2、
2021-12-06 10:36
32KB Icashe和 32KB Dcache 以及 512KB 共用二级缓存。内置 NPU 支持 INT8/ INT16 混合运算，计算能力高达 1.2 TOPS。具有 很强的网络模型兼容性，能方便实现不同框架的转换，如：Tensor Flow/MXNet/PyTorch/Caffe 等。
2022-09-02 15:22
现在的嵌入式实时系统规模越来越大，很多在linux中使用的特性，例如虚拟内存管理等等也加入进来，进一步增加了RTOS开发的难度．再应用开发中，和cache相关的同步问题有两个，一个是flush操作，另一个是invalidate操作，有时候为了确认问题是否和cache同步有关，需要...
2021-12-27 08:07
本应用笔记描述了意法半导体开发的首款指令缓存(ICACHE)和数据缓存(DCACHE)。在 Arm® Cortex®-M33 处理器的 AHB 总线中引入的 ICACHE 和 DCACHE 嵌入到
2023-09-07 07:51
与DCache2.6、下载ThreadX的内核三、ThreadX3.1 Mode3.2 修改裸机的Timebase Source3.2、配置ThreadX的User setting3.4、修改ThreadX的堆栈
2021-08-03 06:51
.解决办法, 在device读取ddr数据之前, 先做__flush_dcache_area, 将cache数据
2021-07-22 08:43
。 ·iCach和DCache大小可变。 ·ITCM和DCM的大小可变。 ·每核16、20或24个EL1控制的MPU区域，可在构建时配置。 ·每核0、16、20或24个EL2控制的MPU区域，可在构建时配置。 ·浮点单元(FPU)。 ·ETM接口，包括处理器和ETM接口之间的寄存器片。 ·内存保护。
2023-08-18 06:27
和服务提供者必须知道其使用的 buffer 是否会经过其他核的修改，是否会被其他核读取数据。若被其他核修改，那当前核使用时，需要先无效 buffer 对应的 dcache；若会被其他核读取，则当前核写完
2023-11-02 13:46
