在看看 CYT2B7 的手册时，对于 flash 分区有疑问。 为什么 Dual Bank 的分区中码 flash和data flashdapping A和Mapping B？使用时单一银行和双银行有什么区别呢？
2024-01-22 07:30
我需要使用CYT2B73 CAD记录外部中断引脚触发中断的时间间隔。请问怎么获取当前时间？
2024-02-02 08:03
您好，我们正在使用 CYT2B9 在自制板上调低功耗。没有额外关闭外设和设置IO的操作，只是按照示例程序从 Active 进入 DeepSleep，电流源示数几乎没有改变，请问这是正常现象吗？需要如何确认芯片已经入 DeepSleep 模式?
2024-02-02 06:11
关于使用CYT4BB7CEBQ0AESGS，8路CAN同时使用，每一路报文超过90条，负载率40%，出现丢帧！想尽一切方法都没能解决，此问题卡滞半年左右，希望有此经验的同行能够帮忙提出一些关键性建议！感谢不尽
2024-05-28 07:33
CYT2B7 can id filter设置指定id 0x7A1，不能识别。但设置为0xA1可以正常识别。是否对id有限制？原因是什么？
2024-02-27 07:47
最近在使用CYT4BF的时候，调用HAL库函数可以轻松实现大部分引脚输出PWM信号，但在使用过程中遇到了一个问题，我初始化P3_1引脚输出50hz、10%占空比的PWM信号用来控制舵机旋转，但是我
2024-01-22 07:00
CYT4BF 的监管区 (SFlash) 是否支持 ECC？ 如果支持 ECC， 控制 ECC 的寄存器是否与 FLASHC/FLASHC1_FLASH_CTL.MAIN_ECC_EN 通用
2024-05-23 07:26
您好，我正在使用CYT2B9（144pin），我想知道我如何从文档中查找某一个引脚是否支持TCPMW的捕获功能。 比如 P2.4、P13.6、P13.7、P14.3 这几个引脚。
2024-02-02 11:46
您好，我们正在调 CYT2B9 芯片的 deepsleep 模式，TRM 上说需要确保PWR_CTL.LPM_READY 为 1 才能进入 deepsleep，否则将进入 sleep 模式。 请问，如何确保PWR_CTL.LPM_READY 为 1？
2024-02-02 06:27
环境：IAR 8.42.1MCU：Traveo II CYT2B9编译器：野火fireDAP编译方式：SWD现象：debug可以进去，而且确认MCU内部的以前的程序以及被擦除。但单步调试几步后死机状态。PC停在0xffff fffe。错误显示CPU status - LOCKUP.
2021-02-22 16:47
