您好，系统设计，每个DAC5681使用1片FPGA+cdce62005管理，4路同步输出时，是使用DAC5681的SYNC控制好一些，还是使用CDCE62005的SYNC信号控制DACCLK更好一些。
2024-11-20 07:51
大家好，我最近用xilinx 的ML605 Virtex6的开发板，DAC转换器用的是TI 的5681z，我产生的信号中心频率大概是8M,带宽是3M左右的扫频信号，理论波形很好，用Matlab多次
2025-02-08 08:24
想请教下关于DAC5681Z的使用问题，具体如下： 利用两个OSERDES原语模块（时钟相同）分别产生随路时钟DCLK和16bit数据，想问下这样有什么问题吗？会不会不满足DAC芯片的建立时间要求
2024-12-09 07:55
购买DAC5681+TSW3100能否实现150M-250M信号的扫频（列如要实现150M-250M信号的扫频，信号总时间2微秒）？
2025-01-10 06:16
以DAC5681z为例，DAC芯片从FPGA读数据，然后按照自己的采样速率CLKIN/CLKINC 每隔16bit转换成1个电平值，为什么还需要一个DCLKP/N呢？
2024-12-11 07:52
你好，我们将使用TI的DAC5681，做一个模拟恢复测试工作。 1- D[15..0]P/N 如果我只使用10位的时时侯，是不是使用D[15..6]P/N更好一点 我只需要用示波器看模拟输出，没有
2024-12-11 06:14
为何在power-down模式下DAC无输出？
2023-12-06 06:13
不太明白CLKIN CLKINC和DCLKP/N 有什么差别呢功能是什么呢？看文档没看明白 以及哪个是DAC工作频率？对于DAC，工作频率是采样频率吗？ 谢谢了
2024-12-11 08:22
可以由不同模块产生吗？如果是的话，怎么做到使数据和时钟同步呢？
2024-12-09 07:17
手册中只列出了4种情况，其他取值比如“001”呢？还有就是不太理解这里的delay range 是什么含义呢？
2024-12-06 08:28
