：OLOGIC_X0Y133 CLOCKREGION_X0Y3）Puma20Window / theCLIPs / IO_Module_CLIP0 / Ni6587CoreSerdesx
2018-10-19 14:36
大家好，我一直在从一系列合成迭代开始和关闭这些迭代。有人能告诉我为什么会这样吗？时钟太多了？解决办法是什么？[形状生成器18-119]未能创建I / OLOGIC借道形状例如system_i
2018-10-19 14:35
和OSERDES_slave。我已将OSERDES_master的OQ引脚连接到FPGA A的引脚AV8。 在行为模拟中，它运作良好。问题在于映射：错误：放置：605 - I / O组件“AV8”与OLOGIC组件
2020-06-11 06:32
;OLOGIC2" component as required.The output signal forregister symbol gen_outclk_oddr[2
2013-07-04 09:25
OLOGIC Comp Gen_dac_data [9] .Inst_OSERDES2_1，输入OLOGIC据我所知，PAR在这个区域需要更多的IOB来放置整个设计。根据UG382（第26页）中的图
2019-06-28 09:41
：“HPC没有与之关联的缓冲区.ISE软件通过检查设计中与IOLOGIC（OLOGIC）的连接自动确定何时使用此资源。”我想知道如何确保使用HPC。我实际上更喜欢它是不是自动的，如果有一个与之关联的缓冲区，以确保这个资源放置不会改变。问候，山姆
2020-06-10 16:36
/ rdi_d1_RNIKV6E”无法加入与输出缓冲器“FD_iobuf [1] / OBUFT”匹配的OLOGIC补偿。这可能导致时间不理想。 LUT-1逆变器USB_UNIT4
2018-10-15 11:54
大家好 ！！！！ 当我在pll的输出上使用clk divider时出现以下错误。错误：PACK 2530 ::双数据速率寄存器“oddr2_inst”无法根据需要加入OLOGIC组件。请帮我这个
2019-06-25 14:04
大家好，我收到以太网实例的严重警告。[Shape Builder 18-119]无法创建I / OLOGIC Route Through形状，例如
2018-11-13 14:17
在映射阶段，我得到以下关于数据总线上每个位的三态控制的错误 - 错误：打包：2531- 双数据速率寄存器“ddr_ab / grp5_cell”无法根据需要加入“OLOGIC2”组件。寄存器符号
2019-07-22 12:05
