我正在使用EDK（版本13.2）来实现具有3个MPMC实例的DDR3接口。我希望其中2个实例使用常见的BUFPLL_MCB。 UG388，图3-3显示了我想要做的事情。在表2中的“LogiCORE
2019-06-20 16:34
：135MHz / 180°; 5：67.5MHz）需要将所有IOB负载放入同一个IO bank。但是，由于用户指定的约束，BUFLL / BUFPLL_MCB实例及其IOB加载不能放在同一IO库中。这些约束
2019-06-13 08:16
被推断），并且也从包装器输出信号sys_clk_buf。它还实例化BUFPLL_MCB。（2）Fvco = 750 MHz，输出125 MHz和250 MHz全局时钟（我已经实例化了BUFG）以及
2019-07-05 09:16
敬启者！有人可以帮助我解决我的问题：我的项目使用时钟资源非常紧张：16 BUGMUX12IBUFG1 MCB1 BUFPLL_MCB1个PLL_ADV1 DCM1个BUFGDS2 GTP_DUAL
2019-06-12 12:53
设计微型断路器MCB有哪些注意点？微型断路器MCB使用频率与使用环境温度是多少？
2021-09-18 08:02
你好！我有一个关于UG382.pdf中建议的方案功能的问题（例如图1-38）以及着名的XAP1064文档，其中PLL_ADV与BUFPLL一起用于为SERDES原语生成SERDESTROBE信号
2019-07-18 14:15
你好，什么是SPARTAN 6的最大频率MCB_cmd_clk MCB_rd_clkMCB_wr_clk。未在ds162中找到频率范围。问候，托马斯以上来自于谷歌翻译以下为原文Hello, what
2019-05-24 06:22
我尝试在isim中运行MCB sp601示例设计（无更改），但在16位数据总线上看不到任何内容从MCB出来。（在附件中突出显示）。同样是ras，cas，我们发信号的时间看起来并不合适。这是
2019-05-27 06:22
嗨，我正在尝试用评估板SP601合成我的spartan-6设计。合成运行但是对于mcb_rzq和mcb_zio，它写了一个警告，它们没有被使用。我跟踪了从顶层到ncb_calibration的信号（来自MIG代的RTL）。有人有任何线索吗？谢谢Zvika。
2019-10-28 09:33
您好我正在使用Spartan6 16xt并尝试实现使用MCB的100mhz设计。我的MIG DDR实例化附在下面，当我尝试使用ISE合成设计时，我得到以下错误：错误：PhysDesignRules
2019-03-01 12:33
