电子发烧友

N9918A具有固件版本A.06.18和选项：10,112,210,211,233,235,236,302,307,308,309和310.在此先感谢您的支持 以上来自于谷歌翻译 以下为原文Hi

2019-07-04 16:15

问候我正在开发一种FPGA电路，它将取代现有计算机中的IC。在这种情况下工作的人可以给我一些“经验法则”或“良好实践”技巧吗？我在使用工作时遇到了一些麻烦，我开始质疑我是否需要做过度采样或过滤来自CPU的信号，如写入启用等等？目前我有类似的东西，但我不确定这是不是一个好主意：实体 。 。 。 港口 （ we_n_i：在std_logic中;过程。 。 。开始。 。 。 如果we_n_i ='0'那么 。 。 。当CPU断言写入启用时执行操作。 。 。在我的IO实例中，写使能网络输入直接绑定到we_n_i。这样可以吗？在这种情况下，原始电路是运行大约3MHz的计算机，我的FPGA正在做大约100MHz，所以我可以在接受低电平之前对信号进行几个时钟采样，但这是必要的吗？谢谢，马修以上来自于谷歌翻译以下为原文Greetings I'm working on an FPGA circuit that will be replacing an IC in an existing computer.Can anyone give me some "rules of thumb" or "good practice" tips for working in this kind of setting? I'm having some trouble getting things working and I'm starting to question if I need to do things like over-sample or filter the signals from the CPU like the write-enable and such?Currently I have something like this, but I'm not sure if this is a good idea: entity . . .port ( we_n_i : in std_logic; process . . .begin . . . if we_n_i = '0' then. . . do stuff when the CPU asserts write enable . . . In my IO instance, the write-enable net input is tied directly to we_n_i.Is this okay to do?In this case, the original circuit is a computer running about 3MHz and my FPGA is doing about 100MHz, so I could sample the signal for a few clocks before accepting the low level, however is that necessary? Thanks,Matthew

2019-01-11 09:34

在没按下开关时c1c2c3的作用还有555的各拐角的电平情况和按下后的情况是什么谢谢各位大佬

2020-05-22 01:22

你好，我是一个C＃开发人员，我的一个dll用于安静的vee程序。我的库只是C dll的包装器，当我在agilent vee中使用它时，它找不到C dll。问题似乎是它在C