ST Micro 文档告诉我们，UART 端口 A0 和 A1 分别出现在 CN9 引脚 1 和 CN9 引脚 3 上。我不明白为什么 PA1 没有暴露在 CN9 引脚
2022-12-23 07:54
（83M）边沿对齐的数据。为了将不断变化的数据锁存到FPGA中，我需要偏移dqs信号，使其与数据中心对齐。 问题是如何将dqs信号延迟3ns。由于Virtex-6器件中的IODELAYE1资源为31抽头
2019-03-29 14:03
请教大家一个问题，在使用ADA4927-1评估板时，R5、R6、R7、R8、R9、
2018-10-09 18:03
的延迟可能高达 15ns。 我遇到的问题是，当对 SPI_CLOCK 寄存器进行编程以将系统时钟除以 3 时，我只能让它输出时钟高电平 12.5ns 和低电平 25ns
2023-05-29 08:08
本人菜鸟一个，要设计一款基于FPGA的电子日历，利用verilog语言编写计时程序的时候，闰年的判断总是出问题，找不到解决方案，求大神指导！代码：module year(cn5,y,cn6
2016-04-01 14:51
本人菜鸟一个，要设计一款基于FPGA的电子日历，利用verilog语言编写计时程序的时候，闰年的判断总是出问题，找不到解决方案，求大神指导！代码：module year(cn5,y,cn6
2016-04-01 14:35
这个电路图有几个地方不看不明白，大家帮我看一下：1、R1与C1组成一个低通滤波；2、一级放大倍数是：R4/(R5+R6+R7)；3、二级放大倍数是：
2018-08-16 17:12
%9D17587393736 http://www.sina.com.cn/mid/search.shtml?q=%E7%BC%85%E7%94%B8%E9%93%B6
2020-05-23 12:52
我现在要用NS-3仿真车联网，对编码不是很熟悉，求大神指导，最好qq联系
2014-04-29 20:05
本帖最后由 elecfans跑堂 于 2015-9-1 11:41 编辑 如何将A B输出死区减小到300ns改变R35C3做到死区750ns之后没反应了，PWM
2015-09-01 10:00
