V5文档UG190声明如下：单端时钟必须连接到差分全局时钟引脚的正（P）侧。如果单端
2018-10-23 10:21
我知道当你有一个单端时钟作为输入时，你需要将它连接到全局时钟的P引脚。当你有一个单端输出
2020-06-02 09:00
专家们好，因为PCB布线关系，能否将DAC5670的差分输出P端和N端分别接到差分放大器LMH6554的N
2024-09-14 07:05
大家好，我想从我的Zynq xc7z020clg400的一个结构时钟FCLKn获得一个2V5 LVDS时钟（P和N）。通过约束（pcb布局）的引脚P和N是球G19和G2
2020-08-04 10:00
LMK04826的CLKin和OSCin在使用单端时钟输入的时候，看手册描述应该是时钟从P端输入，N
2024-11-12 06:51
想求助一下，在做硬件时不小心将FPGA单端时钟接到了N端，在ISE编程MAP时报错，无法使用，请问大家这个在程序里可以解
2014-09-22 10:58
我有一个关于多个Xilinx芯片时钟的问题。我正在审查另一位数字工程师的设计。有多个机箱，每个机箱都有自己的Xilinx芯片（XC9500）。一些Xilinx芯片正在与
2019-01-09 10:41
NB3N3020DTGEVB，用于SONET的NB3N3020 PLL时钟发生器评估板。 NB3N3020DTG是一款高精度，低相位噪声可选
2019-09-02 08:40
，FPGA上的全局时钟管脚用完了就出现不够用的情况。FPGA全局时钟约束(Xilinx版本)[hide][/hide]
2012-02-29 09:46
最近在使用AD9910时时钟输入是信号源直接输入模式，但是XTAL_SEL直接通过过孔连接到了1.8V，这样输入时钟会有什么问题？还能不能使用内部PLL？
2018-10-11 09:58
