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本帖最后由 sunmaoduo 于 2014-2-13 15:15 编辑 XHDL 4.2.1 转换出来的Verilog文件貌似没有换行啊，很乱！请问用过这个软件的前辈，这是为什么呢？软件界面
2014-02-13 11:41
].RAM32M0_RAMD_D1_O u_ddr3 / u_memc_ui_top / u_ui_top / ui_rd_data0 / xhdl3.RAM32M0_RAMB_D1_DPO u_ddr3
2020-04-28 08:47
