(6.66ns) - ISE says Worst case slack (setup) = -7.858ns, best case achievable = 14.
2019-04-04 09:20
我在ISE 14.7上运行SmartXplorer以优化时序性能。结果显示，7种策略中有4种的时间分数为0.在这些情况下，最坏情况的松弛是：0.112ns MapRunTime0.108ns
2018-11-09 11:43
大家好，我正在使用Vivado 2017.1 / 2为KU115实现一个复杂的设计，并且我会不时地得到轻微的负面松弛（> -0.1ns）。用2017.1检查runme.log，我注意到路由
2018-11-01 16:13
有句话这样写道“纯粹的建立时间Tsu是15.951ns'中扣除launch edge time（5ns）和network delay（3.081），所以是7.87ns。而同样地，可以得到保持时间Th
2013-10-22 22:26
喜我有关于计算偏移/偏移约束的问题......OFFSET IN：----------------路径的跟踪延迟为3.8ns，输入数据和125MHz clk（8ns）都在此路径上进入FPGA（clk
2019-04-04 09:10
的时间并且时间不好（-11ns松弛3999ns的目标延迟;在300MHz clk域上;它很混乱;原始项目仅错过了几ps的时间）。我注意到在DOS cmd窗口中重复多次出现错误信息： XML错误：Sig
2019-11-08 15:22
worst case分析能在直流电源的情况下分析吗
2018-05-12 11:03
喜我对我的设计中的关键路径以及如何约束它们有疑问。我正在使用ISE 14.1进行实施。我有一个设计，其中关键路径（从源FD到目的地FD）给出-3.3ns的松弛（周期约束为10ns）。现在有没有其他
2019-04-08 08:58
所示，在报告中，数据的建立时间有9~13ns的余量，而保持时间也都有7~11ns的余量，可谓余量充足。（特权同学，版权所有）图8.57 setup时序报告图8.58 hold时序报告另外，我们也可以
2015-08-19 21:58
”，REFCKF_FREQUENCY是200.0（默认值）如果我将CNTVALUEIN设置为31（最高抽头），那么我得到2.5 ns的DATAOUT延迟（应该是5 ns而不是？）。如果我订
2020-06-13 08:47
