(6.66ns) - ISE says Worst case slack (setup) = -7.858ns, best case achievable = 14.
2019-04-04 09:20
我在ISE 14.7上运行SmartXplorer以优化时序性能。结果显示，7种策略中有4种的时间分数为0.在这些情况下，最坏情况的松弛是：0.112ns MapRunTime0.108ns
2018-11-09 11:43
quartus给出的时序分析如图，这种情况下是不是要引入流水线呢，谢谢各位。
2021-03-12 20:12
worst case分析能在直流电源的情况下分析吗
2018-05-12 11:03
喜我有关于计算偏移/偏移约束的问题......OFFSET IN：----------------路径的跟踪延迟为3.8ns，输入数据和125MHz clk（8ns）都在此路径上进入FPGA（clk
2019-04-04 09:10
”，REFCKF_FREQUENCY是200.0（默认值）如果我将CNTVALUEIN设置为31（最高抽头），那么我得到2.5 ns的DATAOUT延迟（应该是5 ns而不是？）。如果我订
2020-06-13 08:47
我的设计上的几个输出有很大的松弛。时钟受约束，输入和输出约束设置为2ns。但是，如附图中所示，从syncxDP_reg / C（FDRE寄存器的时钟引脚）到输出，我得到了很大的延迟。路径中没有逻辑
2018-10-31 16:16
小白求问：为何此电路的功率增益为负（电流源交流为1mA）。。 当把电流源交流设为1A时，增益就是正了
2018-09-04 11:28
大家好，我正在使用Vivado 2017.1 / 2为KU115实现一个复杂的设计，并且我会不时地得到轻微的负面松弛（> -0.1ns）。用2017.1检查runme.log，我注意到路由
2018-11-01 16:13
向ADS131A04读取ADC值时一直提示Positive和Negtive超范围。请问可能是什么原因？ 原理图如下
2024-11-26 08:17
