xilinx中的carry4原语在高云FPGA中用什么原语替代
2024-05-09 16:13
我看到别人写的项目 程序中用了很多原语，比如输入时钟要设置一个IBUFG，有一些输出信号接一个OBUFG，那么原语的好处是什么？如何知道什么时候要使用原语！
2017-07-13 19:59
Xilinx原语使用方法
2021-02-22 06:55
亲爱的大家，Virtex中的许多原语在Spartan 6中找不到，例如BUFIO，BUFR，IDELAY，IDDR。如何使用Spartan原语实现类似的功能？非常感谢你！箱子以上来自于谷歌翻译以下
2019-06-03 10:31
如图，在书上看到的一个小例程，然后用quartusii V14.1对其进行综合，显示Verilog不能合成MOS开关门原语。这段代码是在康华光的第五版的数电上看到的啊，为什么不能综合？
2017-06-03 15:54
`[tr=transparent]BUFMUX原语是2输入1选择1输出，现在我想改成2位位宽的s选择信号，达到一个四输入的BUFMUX，请问有什么办法可以实现，如果级联？图片最下面这个控制信号是2位的[/tr]`
2018-03-23 15:18
嗨， 我想得到一些关于k7原语的详细信息（更具体的oserdes和iserdes）。我发现了一个关于v6 hdl原语的UG。 k7有类似的UG吗？我没找到它。谢谢。
2020-08-24 09:48
`BUFMUX原语是2输入1选择1输出，现在我想改成2位位宽的s选择信号，达到一个四输入的BUFMUX，请问有什么办法可以实现，如果级联？图片最下面这个控制信号是2位的`
2018-03-23 15:12
你好！我想在Kintex 7（XC7K410T）设计中实现PLLE2_BASE原语，但实例化原语时不会突出显示。此外，我收到不支持CLKFBOUT_MULT属性的警告。谁能告诉我我做错了什么？这是
2020-07-18 18:21
SelectIO接口使用IDDR原语执行4x异步过采样。时钟由MMCM或PLL原语生成，并通过BUFG时钟网络路由，并可使用器件内任何选定的输入对单端或差分信号进行操作。XAPP523是由MMCM
2020-08-11 10:59
