Vivado（来自哪个版本）是否支持VHDL流程（全部）声明？使用过程（全部）有任何赞成/反对吗？**如果答案是有帮助的话，那就是kudo。如果您的问题得到解答，请接受解决方案以上来自于谷歌翻译以下
2019-04-25 08:42
嗨，我刚刚购买了我的第一个FPGA开发板，一个Nexys4 DDR，我无法运行第一个bitfile。我正在做Vivado VHDL教程。仿真工作，我可以生成一个位文件，但是当我对电路板进行编程
2020-03-27 06:54
大家好，我试图在Linux上使用Vivado的VHDL项目使用命令行工作流程。关于这个工作流程，我有三个问题： - 目前我使用makefile来调用xvhdl，xelab和xsim。现在我只对
2019-04-22 11:07
首先，我想在VHDL设计方面声明我是一个完整的菜鸟，因为我想知道我是否可以使用图形块来连接不同模块的VHDL文件。我无意中听到我可以使用Vivado设计套件来实现这种设计方法，我对此是否正确？以上
2019-03-13 14:09
这是我从Vivado HLS获得的。如您所见，一旦完成合成，Vivado HLS就会提供延迟信息。当我使用VHDL代码运行vivado时，如何获得这种延迟？我运行了te
2020-05-01 15:20
器，ten_gig_eth_pcs_pma（重量级），看起来像verilog模型现在看来是加密的VHDL。例如，自由乘法器12.0核心是加密的VHDL。根据Vivado用户指南之一，所有Xilinx
2019-02-26 10:42
我有一些在ISE Design Suite 13.4和9.1i / 9.2i中开发的VHDL固件代码。我们正在考虑升级以使用Vivado Design Suite。如果Vivado设计套件向后兼容ISE设计套件，我很
2020-03-31 08:33
嗨，我将通过Vivado定制我的所有者IP。如果我在Vivado中使用AXI接口创建和打包IP时选择verilog作为HDL，那么我可以在用户逻辑部分中实例化由VHDL创建的IP吗？谢谢。伟
2020-03-16 07:51
嗨，Vivado的新手问题;是否有可能为后综合模拟和/或后PAR网表模拟生成VHDL或Verilog网表？谢谢，埃里克
2019-11-11 07:33
大家好，我只是尝试使用vivado 2015.4上的“创建和打包IP”工具创建自定义AXI IP。一切似乎与2014.x vivado版本非常相似，但我发现的差异是源文件是用verilog创建的。有没有办法在VHDL
2020-04-20 09:11
