大家好，我有一个小的Vivado项目，想要修复整个设计的路由。然后，我想将某些单元移动到FPGA架构的其他区域，同时保留剩余的布线。我想知道如何通过Vivado实现这一目标？谢谢以上来自于谷歌翻译
2018-11-06 11:42
嗨我正在使用这个示例项目。我运行实现，我得到这个错误：route_design完成，计时失败。我怎么能在这里修理时机？谢谢
2020-03-31 09:43
stuck on "Writing placer database". The route finishes successfully and the Vivado license
2018-10-30 11:15
何做到这一点？感谢致敬，赞歌。以上来自于谷歌翻译以下为原文Hi, We are trying to maually route an FPGA using Vivado tool chain
2018-10-25 15:20
understand, Vivado uses multi-threading on only the place&route part of the synthesizing process. So
2019-04-25 06:33
布线没通过，时序也没通过，想知道布线失败是不是时序违例导致的，还是有其它原因？也就是说，时序不通过的时候布线有没有可能成功？还是一定会失败？困扰好久了 急求大神指点啊！！！
2015-01-04 11:12
嗨，在通过批处理模式或命令运行实现时，我的tcl脚本正在执行以下操作：################################################## ＃SET DESIGN
2018-10-23 10:30
新手，Vivado生成比特流的时候，出现了如下错误，不知道什么意思也不知道该如何解决： [Route 35-3] Design is not routable as its congestion level is 6.
2017-06-07 20:57
您好，我是vivado软件的新手，我对Xilinx ISE很熟悉，但我不知道如何查看路径和路由仿真波形以及路径和路径使用情况报告。任何人都可以帮助我，并且可以提供给我如何进行邮路和路线模拟的详细程序
2018-11-01 08:49
高低温实验没通过 我们是高低温实验箱开机的时候 把要测的设备放进去 然后设备就开机运行了 结果是低温的时候 功率超了4-5个db 高温的时候反而比较没影响 但是质量部的同事说步骤不合规 这是不是等于正规测得话 结果更糟了 我们的板子孔比较多 温度试验箱里面好像有循环风 导致这次实验很不理想
2020-05-06 03:08
