` Vivado工具在编译时通常会自动识别设计中的时钟网络，并将其分配到专用的时钟布局布线资源中。通过对某些时钟网络设置CLOCK_DEDICATED_ROUTE值为FALSE，可以将被识别
2020-09-15 13:30
高低温实验没通过 我们是高低温实验箱开机的时候 把要测的设备放进去 然后设备就开机运行了 结果是低温的时候 功率超了4-5个db 高温的时候反而比较没影响 但是质量部的同事说步骤不合规 这是不是等于正规测得话 结果更糟了 我们的板子孔比较多 温度试验箱里面好像有循环风 导致这次实验很不理想
2020-05-06 03:08
嗨我正在使用这个示例项目。我运行实现，我得到这个错误：route_design完成，计时失败。我怎么能在这里修理时机？谢谢
2020-03-31 09:43
嗨，在通过批处理模式或命令运行实现时，我的tcl脚本正在执行以下操作：################################################## ＃SET DESIGN
2018-10-23 10:30
understand, Vivado uses multi-threading on only the place&route part of the synthesizing process. So
2019-04-25 06:33
大家好，我有一个小的Vivado项目，想要修复整个设计的路由。然后，我想将某些单元移动到FPGA架构的其他区域，同时保留剩余的布线。我想知道如何通过Vivado实现这一目标？谢谢以上来自于谷歌翻译
2018-11-06 11:42
看开发板上，都用一个MAX3221芯片，将串口转换成RS232协议，现在我的板子直接把SCIATX 和SCIARX引出，没通过任何芯片，可以这样进行串口烧写吗?
2018-08-22 09:02
stuck on "Writing placer database". The route finishes successfully and the Vivado license
2018-10-30 11:15
何做到这一点？感谢致敬，赞歌。以上来自于谷歌翻译以下为原文Hi, We are trying to maually route an FPGA using Vivado tool chain
2018-10-25 15:20
嗨，Vivado（1016.04）实现有时会在阶段4.1.1中陷入route_design（-directive default），即使没有任何问题的迹象。在此消息之后它永远不会继续：阶段4.1.1
2018-11-12 14:36
