AD9957上电复位后，sync_clk和pdclk均有输出，但使用内部pll后sync_clk有输出而pdclk无输出
2018-09-14 14:14
本实验通过调用PLL IP core来学习PLL的使用、vivado的IP core使用方法。
2021-03-02 07:22
在做PLL时，输入时钟是50MHZ，希望经过PLL后，输出100MHZ。PLL只有input_clock,areset,c0三个引脚。但是实际上并没有
2014-12-01 09:28
本人安装的是Quartus17.0-Lite（配套Modelsim-Altera）添加PLL的IP核，仿真的时候c0输出高阻，locked一直输出低；选用：Cyclone10
2017-11-05 11:59
你好，我在Win10中使用vivado 2016.2 for zynq7020。我的时钟方案是zynq PS FCLK_CLK0-->时钟向导IP输入（Primitive PLL）的输入。合成
2018-11-05 11:40
问题1：如图中红框部分。VCXO使用25M晶振。设置D1后，PLL1_OUT没有输出？这个PLL1_OUT不需要再做其它处理吧？用示波器量9524的OSC_IN有25M时钟，但
2018-09-28 15:00
进行路由，但它处于实现阶段，永远不会在vivado日志控制台中显示警告消息：无法创建'IBUF_LOW_PWR'约束，因为net'pll80Mhz / clk_in1'未直接连接到顶级端口
2020-05-06 10:32
嗨，我需要如何定义pll输出时钟，我期望pll的输出时钟彼此异步。但该工具正在对pll的两个
2019-11-08 07:20
Xilinx工具：vivado在该图中，TX_CLK_i连接到pll_x1模块的输入时钟。然后，pll_x1的输出时钟连接到ODDR。接下来，ODDR的
2020-05-04 08:04
2017.1并且我的比特流不会构建。罪魁祸首是连接在PLL输出和需要差分时钟的示例代码之间的OBUFDS。 Vivado 2015.2还可以，但Vivado 2017
2020-08-21 08:24
