AD9957上电复位后，sync_clk和pdclk均有输出，但使用内部pll后sync_clk有输出而pdclk无输出
2018-09-14 14:14
在做PLL时，输入时钟是50MHZ，希望经过PLL后，输出100MHZ。PLL只有input_clock,areset,c0三个引脚。但是实际上并没有
2014-12-01 09:28
采用AUX_IN输入25MHz时钟，外部配置引脚如图均设为高电平（经测量确为高电平），芯片寄存器为默认，希望能实现芯片手册示例中的输出（156.25MHz和125MHz等输出）。 经测量芯片供电正常，输入时钟正确给入，但都
2024-11-08 07:07
2017.1并且我的比特流不会构建。罪魁祸首是连接在PLL输出和需要差分时钟的示例代码之间的OBUFDS。 Vivado 2015.2还可以，但Vivado 2017
2020-08-21 08:24
本实验通过调用PLL IP core来学习PLL的使用、vivado的IP core使用方法。
2021-03-02 07:22
高电平时，表示PLL输出时钟都已经正常输出。注：方向是相对PLL模块而言的。4 PLL IP核的移植参考文档《玩转Zyn
2019-09-06 08:13
本人安装的是Quartus17.0-Lite（配套Modelsim-Altera）添加PLL的IP核，仿真的时候c0输出高阻，locked一直输出低；选用：Cyclone10
2017-11-05 11:59
，目前已能在CLK_TX端口上量到其4分频的时钟频率1375MHz，证明PLL工作正常。 204B接口方面，目前通过Vivado ILA监测sync信号，接口建链正常。（CGS和ILAS阶段已通过
2024-11-28 06:36
我打开文件xsetup.exe，然后按下它到最后一步并单击“安装”按钮。然后我没有回应。我已经卸载了vivado2014。 4之前，并在重新安装vivado2014时遇到同样的问题。 4。以上
2018-12-21 11:10
问题1：如图中红框部分。VCXO使用25M晶振。设置D1后，PLL1_OUT没有输出？这个PLL1_OUT不需要再做其它处理吧？用示波器量9524的OSC_IN有25M时钟，但
2018-09-28 15:00
