各位大神，请教一个问题。目前正在使用Xilinx新出的Vivado 软件生成DMA和PCIE集成的IP核，在此基础上又生成了一个example design，但是在仿真的时候报错。是Xilinx的这款产品不够成熟还是我操作有错误？？各位大神有没有遇到此类问题的？？
2017-01-13 21:56
_trd/hardware/vivado/runs/z7_pcie_trd_2014.4.srcs/sources_1/ipshared/logicbricks.com/logicvc_v4_1/c764b255
2020-04-15 07:48
在vivado 2017.2.1的place_design phase4.1中找不到存档错误。这是日志声明
2018-11-07 11:36
你好，我刚刚在我的PCIe教程项目中达到了这一点，我准备通过PCIe从主机向FPGA发送流量并返回，并希望使用Vivado逻辑分析器免费提取。我想知道别人用什么来产生这种流量。我在Windows 7
2019-04-17 09:10
连接了PCI Express外部端口。临界警告按摩是“[Vivado 12-1411]无法设置端口的LOC属性，InstanceU_pcieip / ... pcie
2018-11-13 14:10
我正在与vivado 2014.4的pcie项目合作我用的是xc7a100t;我的项目使用了87％的xc7a100t切片资源;现在问题是当我触发一些单身vivado关闭自己;我删除了与trig单曲
2020-05-04 09:41
大家好，我的设计是针对ZynQ FPGA（Vivado2013.3），它在PL和PS逻辑中具有PCIe（AXI PCIE桥）。当我尝试生成位文件时，由于3个警告，实现失败。他们是[Common
2018-10-22 11:18
使用vivado 14.4生成axi_pcie3_0，尝试编译13.2.005中的源代码错误消息是：[nak @hhgw16：〜/ work / odin_top / odin / sim
2020-07-25 11:26
大家好，我收到了AC701评估套件，并按照UG964中的说明对电路板上的TRD位文件进行编程。但是，当我将电路板放入电脑时，位置1和2的LED点亮，位置3闪烁，但PCIe链路的位置4关闭。我正在查看
2019-09-30 10:17
我们的设计利用了PCIe内核，该内核遇到了一些时序错误。为了确保设计得到适当的约束，我一直在审查所有输入/输出延迟，输入抖动和系统抖动限制。在我们的设计中，PCIe时钟源是125MHz振荡器。我无法
2020-08-04 10:31
