各位大神，请教一个问题。目前正在使用Xilinx新出的Vivado 软件生成DMA和PCIE集成的IP核，在此基础上又生成了一个example design，但是在仿真的时候报错。是Xilinx的这款产品不够成熟还是我操作有错误？？各位大神有没有遇到此类问题的？？
2017-01-13 21:56
Vivado Tcl零基础入门与案例实战-高亚军编写
2025-01-14 11:13
_trd/hardware/vivado/runs/z7_pcie_trd_2014.4.srcs/sources_1/ipshared/logicbricks.com/logicvc_v4_1/c764b255
2020-04-15 07:48
我正在与vivado 2014.4的pcie项目合作我用的是xc7a100t;我的项目使用了87％的xc7a100t切片资源;现在问题是当我触发一些单身vivado关闭自己;我删除了与trig单曲
2020-05-04 09:41
在vivado 2017.2.1的place_design phase4.1中找不到存档错误。这是日志声明
2018-11-07 11:36
大家好，我的设计是针对ZynQ FPGA（Vivado2013.3），它在PL和PS逻辑中具有PCIe（AXI PCIE桥）。当我尝试生成位文件时，由于3个警告，实现失败。他们是[Common
2018-10-22 11:18
连接了PCI Express外部端口。临界警告按摩是“[Vivado 12-1411]无法设置端口的LOC属性，InstanceU_pcieip / ... pcie
2018-11-13 14:10
你好，我刚刚在我的PCIe教程项目中达到了这一点，我准备通过PCIe从主机向FPGA发送流量并返回，并希望使用Vivado逻辑分析器免费提取。我想知道别人用什么来产生这种流量。我在Windows 7
2019-04-17 09:10
我们刚买了VCU118套件，并兑换了许可证。我目前正在尝试使用Vivado 2017.1中的PCIe教程，但是当我开始生成输出产品的步骤时，我得到一个错误，我没有
2018-12-27 10:46
和主机怎么交互起来都是一个问题。入门一看PCIE协议，会发现繁多也难懂——PCIE体系庞大足以让天下无书，这夸张我已经不知道从哪里听来了。如果能够一边把PCIE通信交互
2023-11-17 14:35
