：[项目1-461] DRC完成0错误信息：[项目1-462]有关详细信息，请参阅DRC报告（report_drc）。＃lock_design master / MMUX_HT21_u -level
2018-10-25 15:24
创建项目，然后create block,然后将ad7616核添加之IP核仓库并添加到design中后，开始validate design的时候出现了IP核被lock的问题（错误截图见附件），一直没法解决，各位大神帮帮
2018-07-31 09:47
我从Digikey购买了KIT EVAL VIRTEX VC707。为此我想购买节点锁许可证Vivado Design Suite-HLx Editions。请回复我，我可以购买在巴基斯坦使用的Node lock许可
2020-05-19 09:58
以下为原文Hello all, I have a small Vivado project and want to fix the routing for the entire design. I
2018-11-06 11:42
到位，我无法解决它！我想知道是否有办法锁定实现位置，以便它可以用于未来的更改。托尼以上来自于谷歌翻译以下为原文I have a microblaze design and it works fine
2018-10-25 15:26
清楚如何实现它。谢谢。以上来自于谷歌翻译以下为原文In a design we have, the Vivado implementation results vary between runs. We
2018-10-18 14:36
大家好，感谢您的关注。 （这是我在论坛上的第一个主题〜）我已经了解到Quartus II具有Logic Lock功能，这对于组中的设计人员来说非常方便，并且还具有时序优化功能。我对vivado并不
2020-05-20 14:32
您好我有一个关于vivado hls的问题。RTL是否来自xivix FPGA的vivado hls onyl？我们可以在Design Compiler上使用它进行综合吗？谢谢
2020-04-13 09:12
vivado tri mode ethernet mac 不产生example design
2020-12-24 07:55
在vivado 2017.2.1的place_design phase4.1中找不到存档错误。这是日志声明
2018-11-07 11:36
