LOCK_PINS 是 Xilinx Vivado 做物理约束的属性之一。用来将LUT的逻辑输入（I0,，I1，I2...）绑定到其物理输入pin上（A6，A5，A4...）。
2023-01-11 10:52
本文讲述了如何使用 One Spin 检查 AMD Vivado Design Suite Synth 的结果（以 Vivado 2024.2 为例）。
2025-05-19 14:22
本文档涵盖了如何驱动 AMD Vivado Design Suite 来分析和改善您的设计。
2025-02-19 11:22
本文主要介绍了Vivado Design Suite 2017.1的五大方法，具体的跟随小编一起来了解一下。
2018-07-08 06:37
AMD Alveo 加速卡使用有两种流程，AMD Vitis Software Platform flow 和 AMD Vivado Design Tool flow。比较常见的是 Vitis
2024-11-13 10:14
在Vivado Design Suite中，Vivado综合能够合成多种类型的属性。在大多数情况下，这些属性具有相同的语法和相同的行为。
2019-05-02 10:13
本文介绍了在 AMD Vivado™ Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的过程中要把具体步骤映射到相应的 DFX 非工程模式的步骤，这样才能更好地理解整个流程的运行逻辑。
2024-04-17 09:28
有时我们需要对比不同情形下的各类报告，以侦测这些“不同”对设计的影响。所谓的“不同情形”通常有以下几类：
2018-11-25 11:05
此篇文章里，我们将通过使用InTime来检验Vivado 2017.1和Vivado2016.4之间的性能对比。 概要：分别进行了3个Vivado 2017.1对Vivado
2018-07-04 11:23
在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过。因为大家基本都是从Run Synthesis开始的。
2022-10-24 10:05
