大家好，我的设计是针对ZynQ FPGA（Vivado2013.3），它在PL和PS逻辑中具有PCIe（AXI PCIE桥）。当我尝试生成位文件时，由于3个警告，实现失败。他们是[Common
2018-10-22 11:18
。 write_bitstream失败错误：[Common 17-345]找不到功能'Implementation'和/或设备'xc7v2000t'的有效许可证。请运行Vivado License Manager以
2018-12-25 11:00
调试但我得到的问题是对于Vivado[Common 17-345]找不到功能'Implementation'和/或设备'xc7a200t'的有效许可证。请运行Xilinx许可证配置管理器以获取有关确定
2020-07-23 08:23
vivado 2014.2。安装顺利进行，直到尝试完成安装，然后尝试“生成已安装的设备列表”。它每次都失败了。在安装日志中，这是记录的内容：2016-05-25 14：33：02,061调试：o.k
2018-12-21 11:01
vivado 出现问题要先分析；vivado2017.4生成比特流失败，请教一下大家
2021-03-05 06:37
嗨同事，如果你能帮助我解决这个问题，我将很高兴。[Chipscope 16-119]实现调试核心dbg_hub失败.ERROR：[Chipscope 16-111] Vivado Analyzer
2018-12-11 11:16
我正在使用vivado 2016.2我在我的程序中循环编写，它失败了，[Synth 8-3380]循环条件在2000次迭代后不收敛相同的程序在ISE14.3中执行正常，但发现在vivado2016.2中执行
2020-04-29 09:36
dear all:求教 Vivado 问题！vivado 2015.3generate bitstream 后报错：[DRC 23-20] Rule violation (REQP-38
2016-09-23 11:36
菜鸟求指教，最近在用vivado 2015.3 做个小项目，遇到问题：代码综合后会报错：'get_property' expects at least one object.错误地址在IP的 clocks.xdc文件中。
2016-08-31 10:42
，尤其是路径很深的时候很容易超过这个上限。这次遇到的报错是使用vivado2017.2在win7 64位系统下运行产生的。当然，其他更老的版本在路径名很长的时候也会遇到相同的问题。
2019-09-11 11:52
