dear all:求教 Vivado 问题！vivado 2015.3generate bitstream 后报错：[DRC 23-20] Rule violation (REQP-38
2016-09-23 11:36
使用Vivado 2015.4我生成了两个FIFO和一个Aurora Core。我收到与Vivado自动生成的时序约束相关的严重警告。由于我的FIFO在整个设计中被多次
2018-11-02 11:30
您好，我正在使用Zynq 7设备在Vivado上运行AXI UART 16550示例项目。从AXI UART 16550 v2.0的文档中，Tx和Rx的FIFO深度为16个字节。我修改了测试台，看看
2020-05-25 07:42
我从黑金《verilog那些事儿，建模篇》5.5章节copy了程序又加入了网上找的fifo程序加以调用，结果串口调试助手需要发30个数才能收到发送的数据，这是怎么回事？（FIFO深度是16啊）程序在附件中（vivado
2016-08-10 21:01
嗨，在Vivado 2015.4和ISE 14.7中实现的相同设计之间的资源利用率是否会有任何差异？考虑到这样的事实，IP在Artix-7 FPGA中重新生成FIFO（版本9.3到13.1）时钟向导
2019-04-24 09:12
嗨，大家好，我正在使用Vivado 2014.4有没有办法使用Vivado本身为Microblaze创建FSL接口？如果是，我可以使用此FSL将FIFO连接到MB吗？请建议。谢谢你们，提前。谢谢＆amp;问候，专一
2020-04-06 17:25
嗨，我正在使用Vivado 13.2在Zynq 7000上实现嵌入式设计。这是我的设计流程1）创建了一个新项目my_ip，其中包含1个ngc文件和2个从Xilinx Fifo Generator生成
2020-04-15 10:22
层次结构仍然类似于vivado 14.3生成的核心，但源代码文件在核心文件夹ip0和ip1源文件夹中减少了很多。 ip1 / fifo_generator_v12_0 / hdl中不存在
2020-07-25 08:31
嗨亲爱的。我设计了一个系统，它在选择接口向导中对数据进行反序列化，然后将它们保存在FIFO中。我使用的Fifo来自IPcore FIFO生成器。为了正确地在FIFO中写
2020-08-13 09:29
警告。[Vivado 12-1411]无法设置端口的LOC属性，站点位置无效[“F：/.../ tri_mode_ethernet_mac_0_example_design.xdc”：44
2019-09-20 08:33
