大家好，我的设计是针对ZynQ FPGA（Vivado2013.3），它在PL和PS逻辑中具有PCIe（AXI PCIE桥）。当我尝试生成位文件时，由于3个警告，实现失败。他们是[Common
2018-10-22 11:18
大家好我对Xilinx_Vivado_SDK_2013.3_1017_1有疑问。我已经安装了这个版本，并且每件事情都很完美，但我试图运行Vivado 2013.3应用程序，但它没有用。我不知道为什么。请你帮我解决这个
2020-05-15 08:44
Xilinx发布Vivado Design Suite 2013.3版本，新增最新UltraFast设计方法及新一代即插即用IP和部分重配置功能，丰富设计流程，实现前所未有的IP易用性， 进一步提高设计生产力
2013-12-24 17:51
中国北京- All Programmable 技术和器件的全球领先企业赛灵思公司（Xilinx， Inc. （NASDAQ:XLNX））今天发布Vivado Design Suite2013.3版本
2013-10-29 10:29
大家好！提前感谢您的回复。我目前正在尝试将IP添加到现有项目中。在新IP上，我想制作实例化模板Verilog和综合vhdl（就像我已有的IP）。有人知道怎么做吗？我搜索了我发誓的所有内容，在任何地方更改为vhdl只更改实例化模板，但无论如何都不会保留verilog的综合文件。新的ip是AXI Cros***ar。好像我记得我必须改变我现有的IP才能按照我想要的方式来获取它，但我不记得我的生活是如何做到的。再次感谢！以上来自于谷歌翻译以下为原文Hi all! Thanks in advance for any responses. I'm currently trying to add IP to an existing project. On the new IP, I would like to make the Instantiation Template Verilog, and the synthesis vhdl (like the IP I already have). Anyone know how to do this? I've searched through everything I swear, changing to vhdl anywhere only changes the instantiation template but not the synthesis files which stay verilog no matter what. The new ip is an AXI Cros***ar. Seems like I remember I had to change my existing IP to get it the way I want, but I cannot remember for the life of me how I did it. Thanks again!
2019-03-14 07:39
错误：[XSIM 43-3238]无法链接设计。似乎由于不支持的操作系统，Xsim不起作用。我该怎么办？以上来自于谷歌翻译以下为原文ERROR: [XSIM 43-3238] Failed to link the design. It seems that due to the unsupported operating system, Xsim doesn't work.What should I do?
2018-12-05 11:00
嗨，大家好。我已经激活了WebPack许可证并且最近下载了Vivado 2013.2。我使用ZedBoard，因此Webpack许可证支持XC7Z020clg-484设备。我收到以下警告：信息
2018-11-29 16:10
偶尔它会制作一个文件。通常不会：“信息：[通用17-347]试图获得功能'实施'和/或设备'xc7z020'的许可信息：[通用17-349]获得功能'实施'和/或设备'xc7z020'的许可运行DRC作为命令write_bitstream的前提条件信息：[Drc 23-27]运行2个线程的DRCR6025- 纯虚函数调用“同样的事情发生在2013.2。有人有主意吗？Ĵ以上来自于谷歌翻译以下为原文Occasionally it'll make a bit file.Often it doesn't:"INFO: [Common 17-347] Attempting to get a license for feature 'Implementation' and/or device 'xc7z020'INFO: [Common 17-349] Got license for feature 'Implementation' and/or device 'xc7z020'Running DRC as a precondition to command write_bitstreamINFO: [Drc 23-27] Running DRC with 2 threadsR6025- pure virtual function call" Same thing happens with 2013.2. Anyone have any ideas?j
2018-10-24 15:20
亲爱的大家，我现在正在使用Vivado 2013.3。我试图将PL结构时钟从1 MHZ更改为500KHZ。 （1 MHZ下没问题）但是，Vivado在运行综合时崩溃了。对我来说减少PL结构时钟非常重要，因为我打算在一
2020-03-25 08:40
我相信AXI Interconnect 2.1是Vivado 2013.3的最新产品吗？但是，只有1.7版本出现在IP目录中（针对Virtex 7 690T的项目）。我可以在data / ip下看到
2019-03-06 14:25
